JPH06151453A - 高耐圧トランジスタおよびその製造方法 - Google Patents
高耐圧トランジスタおよびその製造方法Info
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- JPH06151453A JPH06151453A JP32858092A JP32858092A JPH06151453A JP H06151453 A JPH06151453 A JP H06151453A JP 32858092 A JP32858092 A JP 32858092A JP 32858092 A JP32858092 A JP 32858092A JP H06151453 A JPH06151453 A JP H06151453A
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- Japan
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- gate electrode
- groove
- electric field
- field relaxation
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- Formation Of Insulating Films (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 本発明は、電界緩和層の構造を変えることに
より、高耐圧トランジスタの微細化を図るとともに、そ
の製造方法を提案する。 【構成】 半導体基板１１上にゲート絶縁膜１２を介し
てゲート電極１３を形成し、ゲート電極１３の両側の半
導体基板１１に溝１４，１５を形成して、各溝１４，１
５のゲート電極１３側の側壁に電界緩和層１６，１７を
設け、さらに各溝１４，１５の底部側における半導体基
板１１の上層にはソース・ドレイン領域１８，１９を形
成する。あるいは、図示はしないが、ゲート電極１３の
一方側にのみ溝を形成し、この溝のゲート電極側の側壁
に電界緩和層を形成して、溝の底部側における半導体基
板の上層にドレイン領域を形成することも可能である。
より、高耐圧トランジスタの微細化を図るとともに、そ
の製造方法を提案する。 【構成】 半導体基板１１上にゲート絶縁膜１２を介し
てゲート電極１３を形成し、ゲート電極１３の両側の半
導体基板１１に溝１４，１５を形成して、各溝１４，１
５のゲート電極１３側の側壁に電界緩和層１６，１７を
設け、さらに各溝１４，１５の底部側における半導体基
板１１の上層にはソース・ドレイン領域１８，１９を形
成する。あるいは、図示はしないが、ゲート電極１３の
一方側にのみ溝を形成し、この溝のゲート電極側の側壁
に電界緩和層を形成して、溝の底部側における半導体基
板の上層にドレイン領域を形成することも可能である。
Description
【０００１】
【産業上の利用分野】本発明は、高耐圧トランジスタお
よびその製造方法に関するものである。
よびその製造方法に関するものである。
【０００２】
【従来の技術】ＭＯＳ型の電界効果型トランジスタ（以
下ＭＯＳＦＥＴと記す）を高耐圧化したものには、図５
に示すような構造のトランジスタ７０がある。すなわ
ち、半導体基板７１上にゲート絶縁膜７２を介してゲー
ト電極７３が設けられている。またゲート電極７３の一
方側における半導体基板７１の上層には、電界緩和層７
４を介してドレイン領域７５が形成されている。またゲ
ート電極７３の他方側における半導体基板１１の上層に
はソース領域７６が形成されている。
下ＭＯＳＦＥＴと記す）を高耐圧化したものには、図５
に示すような構造のトランジスタ７０がある。すなわ
ち、半導体基板７１上にゲート絶縁膜７２を介してゲー
ト電極７３が設けられている。またゲート電極７３の一
方側における半導体基板７１の上層には、電界緩和層７
４を介してドレイン領域７５が形成されている。またゲ
ート電極７３の他方側における半導体基板１１の上層に
はソース領域７６が形成されている。
【０００３】
【発明が解決しようとする課題】しかしながら、上記の
ような構造のトランジスタでは、電界緩和層とドレイン
領域とが半導体基板の上層に並んで形成されているため
に、ドレイン耐圧を十分に確保して素子を微細化するに
は構造的に限界がある。したがって、素子の微細化を図
ることが困難である。
ような構造のトランジスタでは、電界緩和層とドレイン
領域とが半導体基板の上層に並んで形成されているため
に、ドレイン耐圧を十分に確保して素子を微細化するに
は構造的に限界がある。したがって、素子の微細化を図
ることが困難である。
【０００４】本発明は、素子の微細化に優れた高耐圧ト
ランジスタおよびその製造方法を提供することを目的と
する。
ランジスタおよびその製造方法を提供することを目的と
する。
【０００５】
【課題を解決するための手段】本発明は、上記目的を達
成するためになされたものである。すなわち、半導体基
板上にはゲート絶縁膜を介してゲート電極が形成されて
いる。このゲート電極の両側の半導体基板には溝が形成
されていて、各溝のゲート電極側の側壁には電界緩和層
が設けられている。また各溝の底部側における半導体基
板の上層には電界緩和層に接続するソース・ドレイン領
域が形成されているものである。
成するためになされたものである。すなわち、半導体基
板上にはゲート絶縁膜を介してゲート電極が形成されて
いる。このゲート電極の両側の半導体基板には溝が形成
されていて、各溝のゲート電極側の側壁には電界緩和層
が設けられている。また各溝の底部側における半導体基
板の上層には電界緩和層に接続するソース・ドレイン領
域が形成されているものである。
【０００６】上記高耐圧トランジスタ構造の製造方法と
しては、第１の工程で、半導体基板上にゲート絶縁膜を
形成した後、ゲート絶縁膜上にゲート電極を形成する。
次いで第２の工程で、ゲート電極の両側の半導体基板に
溝を形成する。続いて第３の工程で、各溝のゲート電極
側の側壁に不純物を低濃度に導入して電界緩和層を形成
する。その後第４の工程で、各溝の底部側における半導
体基板の上層に、不純物を高濃度に導入してソース・ド
レイン領域を形成する。
しては、第１の工程で、半導体基板上にゲート絶縁膜を
形成した後、ゲート絶縁膜上にゲート電極を形成する。
次いで第２の工程で、ゲート電極の両側の半導体基板に
溝を形成する。続いて第３の工程で、各溝のゲート電極
側の側壁に不純物を低濃度に導入して電界緩和層を形成
する。その後第４の工程で、各溝の底部側における半導
体基板の上層に、不純物を高濃度に導入してソース・ド
レイン領域を形成する。
【０００７】あるいは、半導体基板上にゲート絶縁膜を
介して形成したゲート電極の一方側の半導体基板に溝を
形成し、この溝のゲート電極側の側壁に電界緩和層を形
成する。また溝の底部側における半導体基板の上層には
電界緩和層に接続するドレイン領域を形成して、ゲート
電極の他方側における半導体基板の上層にはソース領域
を形成したものである。
介して形成したゲート電極の一方側の半導体基板に溝を
形成し、この溝のゲート電極側の側壁に電界緩和層を形
成する。また溝の底部側における半導体基板の上層には
電界緩和層に接続するドレイン領域を形成して、ゲート
電極の他方側における半導体基板の上層にはソース領域
を形成したものである。
【０００８】上記高耐圧トランジスタの製造方法として
は、第１の工程で、半導体基板上にゲート絶縁膜を形成
した後、ゲート絶縁膜上にゲート電極を形成する。次い
で第２の工程で、ゲート電極の一方側の半導体基板に溝
を形成する。続いて第３の工程で、溝のゲート電極側の
側壁に不純物を低濃度に導入して電界緩和層を形成す
る。その後第４の工程で、溝の底部側における半導体基
板の上層に、不純物を高濃度に導入してドレイン領域を
形成するとともに、ゲート電極の他方側における半導体
基板の上層に不純物を高濃度に導入してソース領域を形
成する。
は、第１の工程で、半導体基板上にゲート絶縁膜を形成
した後、ゲート絶縁膜上にゲート電極を形成する。次い
で第２の工程で、ゲート電極の一方側の半導体基板に溝
を形成する。続いて第３の工程で、溝のゲート電極側の
側壁に不純物を低濃度に導入して電界緩和層を形成す
る。その後第４の工程で、溝の底部側における半導体基
板の上層に、不純物を高濃度に導入してドレイン領域を
形成するとともに、ゲート電極の他方側における半導体
基板の上層に不純物を高濃度に導入してソース領域を形
成する。
【０００９】
【作用】上記構造の高耐圧トランジスタでは、半導体基
板に形成した溝の側壁に電界緩和層を形成したので、従
来のものより電界緩和層を形成する面積分だけ素子面積
が縮小される。上記製造方法では、半導体基板への溝の
形成、溝の側壁への不純物導入によって電界緩和層を形
成することにより、複雑な製造プロセスを必要としな
い。
板に形成した溝の側壁に電界緩和層を形成したので、従
来のものより電界緩和層を形成する面積分だけ素子面積
が縮小される。上記製造方法では、半導体基板への溝の
形成、溝の側壁への不純物導入によって電界緩和層を形
成することにより、複雑な製造プロセスを必要としな
い。
【００１０】
【実施例】本発明の第１の実施例を図１の概略構成断面
図により説明する。図に示すように、半導体基板１１上
にはゲート絶縁膜１２が形成されている。このゲート絶
縁膜１２の上面にはゲート電極１３が形成されている。
このゲート電極１３の両側の上記半導体基板１１には溝
１４，１５が形成されている。各溝１４，１５の内壁に
は、例えば酸化膜３１が形成されている。また各溝１
４，１５の上記ゲート電極１３側の側壁には、電界緩和
層１６，１７が設けられている。さらに溝１４の底部側
における半導体基板１１の上層には、電界緩和層１６に
接続するソース・ドレイン領域１８が形成されていて、
溝１５の底部側における半導体基板１１の上層には、電
界緩和層１７に接続するソース・ドレイン領域１９が形
成されている。このような構造は、ＭＯＳ型電界効果ト
ランジスタ（以下ＭＯＳＦＥＴと記す）と接合型電界効
果トランジスタ（以下ＪＦＥＴと記す）とを直列に接続
したのと同等になる。上記の如くに、高耐圧トランジス
タ１は構成されている。
図により説明する。図に示すように、半導体基板１１上
にはゲート絶縁膜１２が形成されている。このゲート絶
縁膜１２の上面にはゲート電極１３が形成されている。
このゲート電極１３の両側の上記半導体基板１１には溝
１４，１５が形成されている。各溝１４，１５の内壁に
は、例えば酸化膜３１が形成されている。また各溝１
４，１５の上記ゲート電極１３側の側壁には、電界緩和
層１６，１７が設けられている。さらに溝１４の底部側
における半導体基板１１の上層には、電界緩和層１６に
接続するソース・ドレイン領域１８が形成されていて、
溝１５の底部側における半導体基板１１の上層には、電
界緩和層１７に接続するソース・ドレイン領域１９が形
成されている。このような構造は、ＭＯＳ型電界効果ト
ランジスタ（以下ＭＯＳＦＥＴと記す）と接合型電界効
果トランジスタ（以下ＪＦＥＴと記す）とを直列に接続
したのと同等になる。上記の如くに、高耐圧トランジス
タ１は構成されている。
【００１１】上記高耐圧トランジスタ１において、例え
ば、ゲート電極１３とドレイン領域として作用するソー
ス・ドレイン領域１９とに高電圧を印加した場合には、
ＪＦＥＴのチャネル空乏層として作用する電界緩和層１
７でドレイン電圧が降下して、ＭＯＳＦＥＴのドレイン
領域（この場合にはソース・ドレイン領域１９）の近傍
の電圧が下がる。このため、電界が弱まる。このように
して、高耐圧が実現される。また上記構造の高耐圧トラ
ンジスタ１では、半導体基板１１に形成した各溝１４，
１５の側壁に電界緩和層１６，１７を形成したので、従
来、半導体基板の平面方向に形成していた電界緩和層の
形成面積分だけ素子面積は縮小される。さらにＪＦＥＴ
のチャネル長Ｌは溝１４，１５の深さ方向に設定できる
ため、高耐圧トランジスタ１の耐圧値を設定する自由度
が大きくなる。
ば、ゲート電極１３とドレイン領域として作用するソー
ス・ドレイン領域１９とに高電圧を印加した場合には、
ＪＦＥＴのチャネル空乏層として作用する電界緩和層１
７でドレイン電圧が降下して、ＭＯＳＦＥＴのドレイン
領域（この場合にはソース・ドレイン領域１９）の近傍
の電圧が下がる。このため、電界が弱まる。このように
して、高耐圧が実現される。また上記構造の高耐圧トラ
ンジスタ１では、半導体基板１１に形成した各溝１４，
１５の側壁に電界緩和層１６，１７を形成したので、従
来、半導体基板の平面方向に形成していた電界緩和層の
形成面積分だけ素子面積は縮小される。さらにＪＦＥＴ
のチャネル長Ｌは溝１４，１５の深さ方向に設定できる
ため、高耐圧トランジスタ１の耐圧値を設定する自由度
が大きくなる。
【００１２】次に上記高耐圧トランジスタ１の製造方法
を、図２の製造工程図により説明する。図２の（１）に
示すように、第１の工程では、例えば通常の熱酸化法に
よって、半導体基板１１上にゲート絶縁膜１２を形成す
る。その後、例えば化学的気相成長法によって、例えば
多結晶シリコン膜を成膜した後、通常のホトリソグラフ
ィー技術とエッチングとによって、上記多結晶シリコン
膜でゲート電極１３を形成する。
を、図２の製造工程図により説明する。図２の（１）に
示すように、第１の工程では、例えば通常の熱酸化法に
よって、半導体基板１１上にゲート絶縁膜１２を形成す
る。その後、例えば化学的気相成長法によって、例えば
多結晶シリコン膜を成膜した後、通常のホトリソグラフ
ィー技術とエッチングとによって、上記多結晶シリコン
膜でゲート電極１３を形成する。
【００１３】次いで図２の（２）に示す第２の工程を行
う。この工程では、ゲート電極１３をエッチングマスク
に用いた通常の異方性エッチングによって、当該ゲート
電極１３の両側の半導体基板１１に溝１４，１５を形成
する。
う。この工程では、ゲート電極１３をエッチングマスク
に用いた通常の異方性エッチングによって、当該ゲート
電極１３の両側の半導体基板１１に溝１４，１５を形成
する。
【００１４】続いて図２の（３）に示す第３の工程を行
う。この工程では、まず、例えば熱酸化法によって、少
なくとも上記溝１４，１５の内壁に、チャネリングを防
止するための酸化膜３１を形成する。このとき、ゲート
電極１３の表層にも酸化膜３２が形成される。次いで、
例えば斜めイオン注入法によって、各溝１４，１５のゲ
ート電極１３側の側壁に不純物を低濃度に導入して電界
緩和層１６，１７を形成する。例えばＰ形の電界緩和層
１６，１７を形成する場合には、不純物に例えばリン
（Ｐ+ ）またはヒ素（Ａｓ+ ）等を用いる。またｎ形の
電界緩和層１６，１７を形成する場合には、不純物に例
えばホウ素（Ｂ+ ）を用いる。なお、図示はしないが、
上記イオン注入によって、各溝１４，１５の底部側にお
ける半導体基板１１の上層にも、上記電界緩和層１６，
１７とほぼ同等の不純物濃度を有する不純物導入層が形
成される。
う。この工程では、まず、例えば熱酸化法によって、少
なくとも上記溝１４，１５の内壁に、チャネリングを防
止するための酸化膜３１を形成する。このとき、ゲート
電極１３の表層にも酸化膜３２が形成される。次いで、
例えば斜めイオン注入法によって、各溝１４，１５のゲ
ート電極１３側の側壁に不純物を低濃度に導入して電界
緩和層１６，１７を形成する。例えばＰ形の電界緩和層
１６，１７を形成する場合には、不純物に例えばリン
（Ｐ+ ）またはヒ素（Ａｓ+ ）等を用いる。またｎ形の
電界緩和層１６，１７を形成する場合には、不純物に例
えばホウ素（Ｂ+ ）を用いる。なお、図示はしないが、
上記イオン注入によって、各溝１４，１５の底部側にお
ける半導体基板１１の上層にも、上記電界緩和層１６，
１７とほぼ同等の不純物濃度を有する不純物導入層が形
成される。
【００１５】その後図２の（４）に示す第４の工程を行
う。この工程では、通常のイオン注入法によって、各溝
１４，１５の底部側における半導体基板１１の上層に不
純物を高濃度に導入して、電界緩和層１６に接続するソ
ース・ドレイン領域１８を形成するとともに、電界緩和
層１７に接続するソース・ドレイン領域１９を形成す
る。例えばＰ形のソース・ドレイン領域１８，１９を形
成する場合には、不純物に例えばリン（Ｐ+ ）またはヒ
素（Ａｓ+ ）等を用いる。またｎ形のソース・ドレイン
領域１８，１９を形成する場合には、不純物に例えばホ
ウ素（Ｂ+ ）を用いる。上記のようにして、高耐圧トラ
ンジスタ１が完成する。
う。この工程では、通常のイオン注入法によって、各溝
１４，１５の底部側における半導体基板１１の上層に不
純物を高濃度に導入して、電界緩和層１６に接続するソ
ース・ドレイン領域１８を形成するとともに、電界緩和
層１７に接続するソース・ドレイン領域１９を形成す
る。例えばＰ形のソース・ドレイン領域１８，１９を形
成する場合には、不純物に例えばリン（Ｐ+ ）またはヒ
素（Ａｓ+ ）等を用いる。またｎ形のソース・ドレイン
領域１８，１９を形成する場合には、不純物に例えばホ
ウ素（Ｂ+ ）を用いる。上記のようにして、高耐圧トラ
ンジスタ１が完成する。
【００１６】上記製造方法では、半導体基板１１に溝１
４，１５を形成し、溝１４，１５の側壁に不純物を導入
して電界緩和層１６，１７を形成することにより、複雑
な製造プロセスを必要としない。
４，１５を形成し、溝１４，１５の側壁に不純物を導入
して電界緩和層１６，１７を形成することにより、複雑
な製造プロセスを必要としない。
【００１７】次に第２の実施例を図３の概略構成断面図
により説明する。図に示すように、半導体基板１１上に
はゲート絶縁膜１２が形成されている。このゲート絶縁
膜１２の上面にはゲート電極１３が形成されている。こ
のゲート電極１３の一方側の上記半導体基板１１には溝
２１が形成されている。溝２１の内壁には、例えば酸化
膜３３が形成されている。また溝２１の上記ゲート電極
１３側の側壁には電界緩和層２２が設けられている。さ
らに溝２１の底部側における半導体基板１１の上層に
は、電界緩和層２２に接続するドレイン領域２３が形成
されている。上記ゲート電極１３の他方側における半導
体基板１１の上層には、ソース領域２４が形成されてい
る。このような構造は、ＭＯＳ型電界効果トランジスタ
と接合型電界効果トランジスタとを直列に接続したのと
同等になる。上記の如くに、高耐圧トランジスタ２は構
成されている。
により説明する。図に示すように、半導体基板１１上に
はゲート絶縁膜１２が形成されている。このゲート絶縁
膜１２の上面にはゲート電極１３が形成されている。こ
のゲート電極１３の一方側の上記半導体基板１１には溝
２１が形成されている。溝２１の内壁には、例えば酸化
膜３３が形成されている。また溝２１の上記ゲート電極
１３側の側壁には電界緩和層２２が設けられている。さ
らに溝２１の底部側における半導体基板１１の上層に
は、電界緩和層２２に接続するドレイン領域２３が形成
されている。上記ゲート電極１３の他方側における半導
体基板１１の上層には、ソース領域２４が形成されてい
る。このような構造は、ＭＯＳ型電界効果トランジスタ
と接合型電界効果トランジスタとを直列に接続したのと
同等になる。上記の如くに、高耐圧トランジスタ２は構
成されている。
【００１８】上記高耐圧トランジスタ２において、例え
ば、ゲート電極１３とドレイン領域２３とに高電圧を印
加した場合には、ＪＦＥＴのチャネル空乏層として作用
する電界緩和層２２でドレイン電圧が降下して、ＭＯＳ
ＦＥＴのドレイン領域２３の近傍の電圧が下がる。この
ため、電界が弱まる。このようにして高耐圧が実現され
る。また上記構造の高耐圧トランジスタ２では、半導体
基板１１に形成した溝２１の側壁に電界緩和層２２を形
成したので、従来、半導体基板の平面方向に形成してい
た電界緩和層の形成面積分だけ素子面積は縮小される。
さらにＪＦＥＴのチャネル長Ｌは溝１４，１５の深さ方
向に設定できるため、耐圧を設定する自由度が大きくな
る。
ば、ゲート電極１３とドレイン領域２３とに高電圧を印
加した場合には、ＪＦＥＴのチャネル空乏層として作用
する電界緩和層２２でドレイン電圧が降下して、ＭＯＳ
ＦＥＴのドレイン領域２３の近傍の電圧が下がる。この
ため、電界が弱まる。このようにして高耐圧が実現され
る。また上記構造の高耐圧トランジスタ２では、半導体
基板１１に形成した溝２１の側壁に電界緩和層２２を形
成したので、従来、半導体基板の平面方向に形成してい
た電界緩和層の形成面積分だけ素子面積は縮小される。
さらにＪＦＥＴのチャネル長Ｌは溝１４，１５の深さ方
向に設定できるため、耐圧を設定する自由度が大きくな
る。
【００１９】次に上記高耐圧トランジスタ２の製造方法
を、図４の製造工程図により説明する。図４の（１）に
示すように、第１の工程では、前記図２の（１）で説明
したと同様にして、半導体基板１１上にゲート絶縁膜１
２を形成する。その後、例えば多結晶シリコン膜よりな
るゲート電極１３を形成する。
を、図４の製造工程図により説明する。図４の（１）に
示すように、第１の工程では、前記図２の（１）で説明
したと同様にして、半導体基板１１上にゲート絶縁膜１
２を形成する。その後、例えば多結晶シリコン膜よりな
るゲート電極１３を形成する。
【００２０】次いで図４の（２）に示す第２の工程を行
う。この工程では、通常のホトリソグラフィー技術によ
って、ゲート電極１３の他方側の半導体基板１１を覆う
状態に、例えばレジストでエッチングマスク４１を形成
する。そしてこのエッチングマスク４１とゲート電極１
３とをマスクにして、通常の異方性エッチングによっ
て、当該ゲート電極１３の一方側の半導体基板１１に溝
２１を形成する。
う。この工程では、通常のホトリソグラフィー技術によ
って、ゲート電極１３の他方側の半導体基板１１を覆う
状態に、例えばレジストでエッチングマスク４１を形成
する。そしてこのエッチングマスク４１とゲート電極１
３とをマスクにして、通常の異方性エッチングによっ
て、当該ゲート電極１３の一方側の半導体基板１１に溝
２１を形成する。
【００２１】その後、上記エッチングマスク４１を、例
えばアッシャー処理等によって除去する。続いて図４の
（３）に示す第３の工程を行う。この工程では、まず、
例えば熱酸化法によって、少なくとも上記溝２１の内壁
に、チャネリングを防止するための酸化膜３３を形成す
る。このとき、ゲート電極１３の表層にも酸化膜３４が
形成される。次いで、例えば斜めイオン注入法によっ
て、溝２１のゲート電極１３側の側壁に不純物を低濃度
に導入して電界緩和層２２を形成する。このとき、ゲー
ト電極１３の他方側における半導体基板１１の上層も不
純物導入領域３５が形成される。例えばＰ形の電界緩和
層２２を形成する場合には、不純物に例えばリン
（Ｐ+ ）またはヒ素（Ａｓ+ ）等を用いる。またｎ形の
電界緩和層２２を形成する場合には、不純物に例えばホ
ウ素（Ｂ+ ）を用いる。なお、図示はしないが、上記イ
オン注入によって、溝２１の底部側における半導体基板
１１の上層にも、上記電界緩和層２２とほぼ同等の不純
物濃度を有する不純物導入層が形成される。
えばアッシャー処理等によって除去する。続いて図４の
（３）に示す第３の工程を行う。この工程では、まず、
例えば熱酸化法によって、少なくとも上記溝２１の内壁
に、チャネリングを防止するための酸化膜３３を形成す
る。このとき、ゲート電極１３の表層にも酸化膜３４が
形成される。次いで、例えば斜めイオン注入法によっ
て、溝２１のゲート電極１３側の側壁に不純物を低濃度
に導入して電界緩和層２２を形成する。このとき、ゲー
ト電極１３の他方側における半導体基板１１の上層も不
純物導入領域３５が形成される。例えばＰ形の電界緩和
層２２を形成する場合には、不純物に例えばリン
（Ｐ+ ）またはヒ素（Ａｓ+ ）等を用いる。またｎ形の
電界緩和層２２を形成する場合には、不純物に例えばホ
ウ素（Ｂ+ ）を用いる。なお、図示はしないが、上記イ
オン注入によって、溝２１の底部側における半導体基板
１１の上層にも、上記電界緩和層２２とほぼ同等の不純
物濃度を有する不純物導入層が形成される。
【００２２】その後図４の（４）に示す第４の工程を行
う。この工程では、通常のイオン注入法によって、溝２
１の底部側における半導体基板１１の上層に、不純物を
高濃度に導入してドレイン領域２３を形成するととも
に、ゲート電極１３の他方側の半導体基板１１の上層に
不純物を高濃度に導入して、電界緩和層２２に接続する
ソース領域２４を形成する。例えばＰ形のドレイン領域
２３，ソース領域２４を形成する場合には、不純物に例
えばリン（Ｐ+ ）またはヒ素（Ａｓ+ ）等を用いる。ま
たｎ形のドレイン領域２３，ソース領域２４を形成する
場合には、不純物に例えばホウ素（Ｂ+ ）を用いる。上
記のようにして、高耐圧トランジスタ２が完成する。
う。この工程では、通常のイオン注入法によって、溝２
１の底部側における半導体基板１１の上層に、不純物を
高濃度に導入してドレイン領域２３を形成するととも
に、ゲート電極１３の他方側の半導体基板１１の上層に
不純物を高濃度に導入して、電界緩和層２２に接続する
ソース領域２４を形成する。例えばＰ形のドレイン領域
２３，ソース領域２４を形成する場合には、不純物に例
えばリン（Ｐ+ ）またはヒ素（Ａｓ+ ）等を用いる。ま
たｎ形のドレイン領域２３，ソース領域２４を形成する
場合には、不純物に例えばホウ素（Ｂ+ ）を用いる。上
記のようにして、高耐圧トランジスタ２が完成する。
【００２３】上記製造方法では、半導体基板１１に溝２
１を形成し、溝２１の側壁に不純物を導入して電界緩和
層２２を形成することにより、複雑な製造プロセスを必
要としない。
１を形成し、溝２１の側壁に不純物を導入して電界緩和
層２２を形成することにより、複雑な製造プロセスを必
要としない。
【００２４】
【発明の効果】以上、説明したように本発明によれば、
半導体基板に形成した溝の側壁に電界緩和層を形成した
ので、従来半導体基板の平面方向に形成していた電界緩
和層の形成面積分だけ素子面積を縮小することができ
る。したがって、高耐圧トランジスタの小型化が図れ
る。また溝の深さ方向に電界緩和層が形成されているの
で、耐圧値の設定の自由度が大きくなる。上記製造方法
では、半導体基板に溝を形成し、溝の側壁に不純物を導
入して電界緩和層を形成することにより、複雑な製造プ
ロセスを必要としない。よって、素子面積を縮小化した
高耐圧トランジスタを容易に形成することができる。
半導体基板に形成した溝の側壁に電界緩和層を形成した
ので、従来半導体基板の平面方向に形成していた電界緩
和層の形成面積分だけ素子面積を縮小することができ
る。したがって、高耐圧トランジスタの小型化が図れ
る。また溝の深さ方向に電界緩和層が形成されているの
で、耐圧値の設定の自由度が大きくなる。上記製造方法
では、半導体基板に溝を形成し、溝の側壁に不純物を導
入して電界緩和層を形成することにより、複雑な製造プ
ロセスを必要としない。よって、素子面積を縮小化した
高耐圧トランジスタを容易に形成することができる。
【図１】第１の実施例の概略構成断面図である。
【図２】第１の実施例の製造工程図である。
【図３】第２の実施例の概略構成断面図である。
【図４】第２の実施例の製造工程図である。
【図５】従来例の概略構成断面図である。
１ 高耐圧トランジスタ ２ 高耐圧トラ
ンジスタ １１ 半導体基板 １２ ゲート絶
縁膜 １３ ゲート電極 １４ 溝 １５ 溝 １６ 電界緩和
層 １７ 電界緩和層 １８ ソース・
ドレイン領域 １９ ソース・ドレイン領域 ２１ 溝 ２２ 電界緩和層 ２３ ドレイン
領域 ２４ ソース領域
ンジスタ １１ 半導体基板 １２ ゲート絶
縁膜 １３ ゲート電極 １４ 溝 １５ 溝 １６ 電界緩和
層 １７ 電界緩和層 １８ ソース・
ドレイン領域 １９ ソース・ドレイン領域 ２１ 溝 ２２ 電界緩和層 ２３ ドレイン
領域 ２４ ソース領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/316 Ｓ 7352−4Ｍ 8617−4Ｍ Ｈ０１Ｌ 21/265 Ｒ 7377−4Ｍ 29/78 ３０１ Ｐ
Claims (4)
- 【請求項１】 半導体基板上にゲート絶縁膜を介して形
成したゲート電極と、 前記ゲート電極の両側の前記半導体基板に形成した溝
と、 前記溝の前記ゲート電極側の側壁に形成した電界緩和層
と、 前記電界緩和層に接続するもので、前記溝の底部側にお
ける前記半導体基板の上層に形成したソース・ドレイン
領域とよりなることを特徴とする高耐圧トランジスタ。 - 【請求項２】 請求項１記載の高耐圧トランジスタの製
造方法であって、 半導体基板上にゲート絶縁膜を形成した後、当該ゲート
絶縁膜上にゲート電極を形成する第１の工程と、 前記ゲート電極の両側の前記半導体基板に溝を形成する
第２の工程と、 前記溝の前記ゲート電極側の側壁に不純物を低濃度に導
入して電界緩和層を形成する第３の工程と、 前記溝の底部側の前記半導体基板に不純物を高濃度に導
入して、前記電界緩和層に接続するソース・ドレイン領
域を形成する第４の工程とを行うことを特徴とする高耐
圧トランジスタの製造方法。 - 【請求項３】 半導体基板上にゲート絶縁膜を介して形
成したゲート電極と、 前記ゲート電極の一方側の前記半導体基板に形成した溝
と、 前記溝の前記ゲート電極側の側壁に形成した電界緩和層
と、 前記電界緩和層に接続するもので、前記溝の底部側にお
ける前記半導体基板の上層に形成したドレイン領域と、 前記ゲート電極の他方側の半導体基板の上層に形成した
ソース領域とよりなることを特徴とする高耐圧トランジ
スタ。 - 【請求項４】 請求項３記載の高耐圧トランジスタの製
造方法であって、 半導体基板上にゲート絶縁膜を形成した後、当該ゲート
絶縁膜上にゲート電極を形成する第１の工程と、 前記ゲート電極の一方側の前記半導体基板に溝を形成す
る第２の工程と、 前記溝の前記ゲート電極側の側壁に不純物を低濃度に導
入して電界緩和層を形成する第３の工程と、 前記溝の底部側の前記半導体基板に不純物を高濃度に導
入して、前記電界緩和層に接続するドレイン領域を形成
するとともに、前記ゲート電極の他方側における当該半
導体基板の上層に不純物を高濃度に導入してソース領域
を形成する第４の工程とを行うことを特徴とする高耐圧
トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32858092A JPH06151453A (ja) | 1992-11-13 | 1992-11-13 | 高耐圧トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32858092A JPH06151453A (ja) | 1992-11-13 | 1992-11-13 | 高耐圧トランジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06151453A true JPH06151453A (ja) | 1994-05-31 |
Family
ID=18211869
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32858092A Pending JPH06151453A (ja) | 1992-11-13 | 1992-11-13 | 高耐圧トランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06151453A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100700397B1 (ko) * | 2005-03-28 | 2007-03-28 | 세이코 엡슨 가부시키가이샤 | 트랜지스터, 그 제조 방법 및 전기 광학 장치용 기판 |
| US7851853B2 (en) | 2006-12-08 | 2010-12-14 | Sharp Kabushiki Kaisha | Semiconductor device comprising high-withstand voltage MOSFET and its manufacturing method |
-
1992
- 1992-11-13 JP JP32858092A patent/JPH06151453A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100700397B1 (ko) * | 2005-03-28 | 2007-03-28 | 세이코 엡슨 가부시키가이샤 | 트랜지스터, 그 제조 방법 및 전기 광학 장치용 기판 |
| US7851853B2 (en) | 2006-12-08 | 2010-12-14 | Sharp Kabushiki Kaisha | Semiconductor device comprising high-withstand voltage MOSFET and its manufacturing method |
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