JP2765142B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2765142B2 JP2765142B2 JP1341130A JP34113089A JP2765142B2 JP 2765142 B2 JP2765142 B2 JP 2765142B2 JP 1341130 A JP1341130 A JP 1341130A JP 34113089 A JP34113089 A JP 34113089A JP 2765142 B2 JP2765142 B2 JP 2765142B2
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、主に絶縁ゲート型の静電誘導型トランジス
タ等の如き半導体装置の製造方法に関わる。
タ等の如き半導体装置の製造方法に関わる。
（従来の技術） 絶縁ゲート型の静電誘導型トランジスタとしては、従
来の接合ゲートを絶縁ゲートに置き換えた第４図のよう
な構造が考えられる。構成を示すと、第４図中、番号１
はｎ型ドレイン領域、11はドレイン電極で、ドレイン領
域１とはオーミック接続している。２はｎ＋ソース領
域、３はゲート電極で、ドレイン領域１およびソース領
域２とはゲート絶縁膜４によって絶縁されている。５は
層間絶縁膜で、この上にソース電極22があり、ソース領
域２と電気的に接続している。また、２つの絶縁ゲート
に挟まれたドレイン領域を、このデバイス構造の「チャ
ネル」と呼ぶことにし、図中Ｈで表される２つの絶縁ゲ
ート間の距離を「チャネル領域の厚み」と呼ぶことにす
る。この構造において、電流の遮断は絶縁ゲートの周辺
に展開される空乏層によるわけだが、接合ゲートと異な
り、絶縁ゲートの場合はゲート絶縁膜周辺に少数キャリ
アの蓄積層が形成されることにより展開しうる空乏層の
幅には限界がある。そこで、チャネル領域の不純物濃度
NDとチャネル領域の厚みＨには次式で与えられる制限が
できる。式の意味は、一方の絶縁ゲートが展開しうる空
乏層幅の２倍である。Ｈが式の右辺より大きくなると、
ゲートにいくら電圧を印加しても電流を遮断することは
できない。
来の接合ゲートを絶縁ゲートに置き換えた第４図のよう
な構造が考えられる。構成を示すと、第４図中、番号１
はｎ型ドレイン領域、11はドレイン電極で、ドレイン領
域１とはオーミック接続している。２はｎ＋ソース領
域、３はゲート電極で、ドレイン領域１およびソース領
域２とはゲート絶縁膜４によって絶縁されている。５は
層間絶縁膜で、この上にソース電極22があり、ソース領
域２と電気的に接続している。また、２つの絶縁ゲート
に挟まれたドレイン領域を、このデバイス構造の「チャ
ネル」と呼ぶことにし、図中Ｈで表される２つの絶縁ゲ
ート間の距離を「チャネル領域の厚み」と呼ぶことにす
る。この構造において、電流の遮断は絶縁ゲートの周辺
に展開される空乏層によるわけだが、接合ゲートと異な
り、絶縁ゲートの場合はゲート絶縁膜周辺に少数キャリ
アの蓄積層が形成されることにより展開しうる空乏層の
幅には限界がある。そこで、チャネル領域の不純物濃度
NDとチャネル領域の厚みＨには次式で与えられる制限が
できる。式の意味は、一方の絶縁ゲートが展開しうる空
乏層幅の２倍である。Ｈが式の右辺より大きくなると、
ゲートにいくら電圧を印加しても電流を遮断することは
できない。
上式で、ｑは素電荷、εはドレイン領域の半導体の誘電
率、φｆは半導体のフェルミポテンシャルの絶対値で、
次式で与えられる。
率、φｆは半導体のフェルミポテンシャルの絶対値で、
次式で与えられる。
.3033.3.マン定数、Ｔは絶対温度、Niはドレイン領域の
半導体の真性キャリア濃度である。数値の一例を示す
と、半導体がシリコンの場合、ドレイン領域の不純物濃
度が１×1014cm-3ではゲート間隔は4.8μｍ以下、１×1
015cm-3では1.7μｍ以下であることが要求される。
半導体の真性キャリア濃度である。数値の一例を示す
と、半導体がシリコンの場合、ドレイン領域の不純物濃
度が１×1014cm-3ではゲート間隔は4.8μｍ以下、１×1
015cm-3では1.7μｍ以下であることが要求される。
低耐圧用デバイスなど、不純物濃度がある程度高いこ
とを要求される場合、かかる微細な構造を形成すること
は困難になる。
とを要求される場合、かかる微細な構造を形成すること
は困難になる。
この「チャネル領域の厚みの制限」を回避する一案と
して、特公昭62−44698号「絶縁ゲート型トランジス
タ」に記載されているようなものがある。該公告による
デバイスは、駆動用のＵ字型絶縁ゲートの近傍にもう一
つの固定電位の制御ゲートを設け、この制御ゲートの電
位によりデバイスの諸特性を制御する構造になってい
る。固定電位の制御ゲートは、pn接合ゲートでもショッ
トキーゲートでも、もちろん別系統の絶縁ゲートでもよ
い。
して、特公昭62−44698号「絶縁ゲート型トランジス
タ」に記載されているようなものがある。該公告による
デバイスは、駆動用のＵ字型絶縁ゲートの近傍にもう一
つの固定電位の制御ゲートを設け、この制御ゲートの電
位によりデバイスの諸特性を制御する構造になってい
る。固定電位の制御ゲートは、pn接合ゲートでもショッ
トキーゲートでも、もちろん別系統の絶縁ゲートでもよ
い。
結合ゲートを用い、制御ゲートをソース電位に固定し
た場合の構造断面図を第５図（ａ）に示す。第５図中、
番号１はｎ型ドレイン領域、11はドレイン電極で、ドレ
イン領域１とはオーミック接続している。２はn+ソース
領域、３は駆動用のゲート電極で、ドレイン領域１およ
びソース領域２とはゲート絶縁膜４によって絶縁されて
いる。５は層間絶縁膜、６はｐ型領域で第２の制御ゲー
トである。ソース電極22はｐ型領域６とソース領域２に
電気的に接続している。ｐ型領域の不純物濃度が濃けれ
ば、ビルドイン空乏層は殆どｎ型ドレイン領域に展開さ
れ、上記の制限外でもゲート電極の展開する空乏層との
干渉によりチャネル領域（２種のゲートに挟まれたドレ
イン領域）を電気的に遮断することができる。
た場合の構造断面図を第５図（ａ）に示す。第５図中、
番号１はｎ型ドレイン領域、11はドレイン電極で、ドレ
イン領域１とはオーミック接続している。２はn+ソース
領域、３は駆動用のゲート電極で、ドレイン領域１およ
びソース領域２とはゲート絶縁膜４によって絶縁されて
いる。５は層間絶縁膜、６はｐ型領域で第２の制御ゲー
トである。ソース電極22はｐ型領域６とソース領域２に
電気的に接続している。ｐ型領域の不純物濃度が濃けれ
ば、ビルドイン空乏層は殆どｎ型ドレイン領域に展開さ
れ、上記の制限外でもゲート電極の展開する空乏層との
干渉によりチャネル領域（２種のゲートに挟まれたドレ
イン領域）を電気的に遮断することができる。
また、第５図（ｂ）のように制御ゲートを別の端子66
に設けて負の固定電位を印加する方法もある。
に設けて負の固定電位を印加する方法もある。
この制御用ゲートの形成方法であるが、第５図（ｃ）
のように、絶縁ゲートの間にフォトプロセスで選択的に
ｐ型不純物をイオン注入し、拡散させて第５図（ａ）の
構造を形成する方法が最も一般的である。第５図中、10
0はレジスト、600はｐ型不純物がイオン注入された領域
を示す。別な方法としては、同様にフォトプロセスを用
いて第５図（ｄ）のように第１の絶縁ゲートの間の特定
の領域に溝を形成し、溝の内側にｐ型不純物を拡散させ
る方法もある。或は、そのまま金属を埋設してショット
キー接合にする方法などが考えられる。
のように、絶縁ゲートの間にフォトプロセスで選択的に
ｐ型不純物をイオン注入し、拡散させて第５図（ａ）の
構造を形成する方法が最も一般的である。第５図中、10
0はレジスト、600はｐ型不純物がイオン注入された領域
を示す。別な方法としては、同様にフォトプロセスを用
いて第５図（ｄ）のように第１の絶縁ゲートの間の特定
の領域に溝を形成し、溝の内側にｐ型不純物を拡散させ
る方法もある。或は、そのまま金属を埋設してショット
キー接合にする方法などが考えられる。
（発明が解決しようとする課題） しかし、上記の方法は、以下の２点において問題があ
る。第一には、フォトプロセスの合わせ精度に関する問
題で、第２の制御ゲート（以下、「第２ゲート」と呼
ぶ）形成の為のフォトマスクの「合わせ」がずれると、
第２ゲートを挟む左右のチャネルのしきい値が違ってく
る。これはデバイスの特性上好ましくない。
る。第一には、フォトプロセスの合わせ精度に関する問
題で、第２の制御ゲート（以下、「第２ゲート」と呼
ぶ）形成の為のフォトマスクの「合わせ」がずれると、
第２ゲートを挟む左右のチャネルのしきい値が違ってく
る。これはデバイスの特性上好ましくない。
第二は、デバイスの電流容量を上げるためにパターン
を微細化していく際の問題である。第一の問題も鑑みて
チャネル領域のサイズは、フォト装置の合わせ精度の５
〜10倍程度に設定しておく必要がある。第２ゲートを形
成する際にフォトプロセスを用いるならば、このことは
避けて通れない。例を挙げると、最小形成可能パターン
サイズが３μｍ、合わせ精度が0.5μｍのフォト装置を
使うとすると、デバイス構造の最小単位の大きさはおよ
そ６〜８μｍくらいがパターン縮小の限界になる。
を微細化していく際の問題である。第一の問題も鑑みて
チャネル領域のサイズは、フォト装置の合わせ精度の５
〜10倍程度に設定しておく必要がある。第２ゲートを形
成する際にフォトプロセスを用いるならば、このことは
避けて通れない。例を挙げると、最小形成可能パターン
サイズが３μｍ、合わせ精度が0.5μｍのフォト装置を
使うとすると、デバイス構造の最小単位の大きさはおよ
そ６〜８μｍくらいがパターン縮小の限界になる。
本発明は上記に鑑みてなされたもので、その目的とし
ては、適切な微細化を実現した半導体装置の製造方法を
提供することにある。
ては、適切な微細化を実現した半導体装置の製造方法を
提供することにある。
（課題を解決するための手段） 本発明は、かかる問題を解決するためになされたもの
で、駆動用の絶縁ゲートを形成した後、半導体基体表面
をエッチングしてゲートの側壁を一部露出させ、露出し
た側壁に絶縁膜もしくは多結晶半導体膜による所謂サイ
ドウォールを形成し、このサイドウオォールをマスクに
半導体基板を垂直に蝕刻して、しかる後に種々の制御ゲ
ートを形成する製造方法である。
で、駆動用の絶縁ゲートを形成した後、半導体基体表面
をエッチングしてゲートの側壁を一部露出させ、露出し
た側壁に絶縁膜もしくは多結晶半導体膜による所謂サイ
ドウォールを形成し、このサイドウオォールをマスクに
半導体基板を垂直に蝕刻して、しかる後に種々の制御ゲ
ートを形成する製造方法である。
（作用） 上記の方法に依れば、絶縁ゲートと制御ゲートとの距
離が極めて短く、ばらつきの殆どないデバイス構造を形
成することができる。チャネルの厚みは、サイドウォー
ル形成前に堆積させる膜の厚さによって制御される。堆
積させる膜厚は、500Åから１μｍ程度が現実的な値で
ある。形成されるチャネルの幅もこの範囲となるが、ド
レイン領域の不純物濃度が薄い場合でも、チャネル幅が
狭くて不都合になることはないので、この方法は上記の
チャネル幅Ｈの上限が大きい場合でも適応できる。
離が極めて短く、ばらつきの殆どないデバイス構造を形
成することができる。チャネルの厚みは、サイドウォー
ル形成前に堆積させる膜の厚さによって制御される。堆
積させる膜厚は、500Åから１μｍ程度が現実的な値で
ある。形成されるチャネルの幅もこの範囲となるが、ド
レイン領域の不純物濃度が薄い場合でも、チャネル幅が
狭くて不都合になることはないので、この方法は上記の
チャネル幅Ｈの上限が大きい場合でも適応できる。
（実施例） 以下、本発明を図面を参照しながら説明する。第１図
は、本発明の第一の実施例である。
は、本発明の第一の実施例である。
まず、第１図（ａ）に示すようにn-型半導体基体１の
表面にＵ字型の絶縁ゲート４を形成する。
表面にＵ字型の絶縁ゲート４を形成する。
次に第１図（ｂ）のように半導体表面を５〜6000Å蝕
刻し、Ｕ字型絶縁ゲート４の側壁の一部を露出させ、マ
スク材、例えば5000ÅのPSG膜をブランケット上に堆積
させる。
刻し、Ｕ字型絶縁ゲート４の側壁の一部を露出させ、マ
スク材、例えば5000ÅのPSG膜をブランケット上に堆積
させる。
このPSG膜を反応性イオンエッチングなどにより蝕刻
すると第１図（ｃ）のように露出したＵ字型ゲートの側
壁にのみPSGが残る（図中番号200）。
すると第１図（ｃ）のように露出したＵ字型ゲートの側
壁にのみPSGが残る（図中番号200）。
この段階で幾ばくかの熱処理を加えれば、PSGの高濃
度不純物が接する半導体基板に拡散し、ソース領域を形
成することができる。もちろん、このPSGを他のマスク
材に代え、ソース領域は別工程で形成することもでき
る。
度不純物が接する半導体基板に拡散し、ソース領域を形
成することができる。もちろん、このPSGを他のマスク
材に代え、ソース領域は別工程で形成することもでき
る。
サイドウォールをマスクにして基板を掘り進むと、第
１図（ｄ）のようになる。
１図（ｄ）のようになる。
もっとも簡単な制御ゲートの実現方法は、第１図
（ｅ）のように、この溝の中にドレイン領域とショット
キー接続する金属を埋め込むことである。この例の場
合、チャネルの幅は5000Åとなり、前述の式によれば、
NDは１×1016cm-3程度の濃度まで上げることができる。
（ｅ）のように、この溝の中にドレイン領域とショット
キー接続する金属を埋め込むことである。この例の場
合、チャネルの幅は5000Åとなり、前述の式によれば、
NDは１×1016cm-3程度の濃度まで上げることができる。
この構造におけるパターンの最小値を、前述の例と同
様、最小形成可能パターンサイズが３μｍ、合わせ精度
が0.5μｍのフォト装置によって実現したとすると、フ
ォトプロセスは駆動ゲートを形成するときにした関係に
なく、第２のゲートはセルクアライン方式で形成される
ので、初めの絶縁ゲートを最小パターンで形成すること
が出来る。よってデバイス構造の最小単位は３μｍとな
る。
様、最小形成可能パターンサイズが３μｍ、合わせ精度
が0.5μｍのフォト装置によって実現したとすると、フ
ォトプロセスは駆動ゲートを形成するときにした関係に
なく、第２のゲートはセルクアライン方式で形成される
ので、初めの絶縁ゲートを最小パターンで形成すること
が出来る。よってデバイス構造の最小単位は３μｍとな
る。
第２図は、本発明の第二の実施例で、第一の実施例で
溝に金属を埋め込む前に、気相拡散などによりｐ型不純
物領域を溝の内側に形成し、しかる後に制御ゲート用の
電極を埋め込んだ例である。
溝に金属を埋め込む前に、気相拡散などによりｐ型不純
物領域を溝の内側に形成し、しかる後に制御ゲート用の
電極を埋め込んだ例である。
第３図は、本発明の第三の実施例で、溝に第二の絶縁
ゲートを形成した例である。この場合、マスク材200はn
+多結晶シリコンの方がソースの導通を取り易い。
ゲートを形成した例である。この場合、マスク材200はn
+多結晶シリコンの方がソースの導通を取り易い。
以上説明したように本発明によれば、駆動用の絶縁ゲ
ートを形成した後、半導体基体表面をエッチングしてゲ
ートの側壁を一部露出させ、露出した側壁に絶縁膜もし
くは多結晶半導体膜による所謂サイドウォールを形成
し、このサイドウォールをマスクに半導体基板を垂直に
蝕刻して、しかる後に種々の制御ゲートを形成するよう
にしたので、絶縁ゲートと制御ゲートとの距離が極めて
短く、ばらつきの殆どないデバイス構造を形成すること
ができ、適切な微細化を実現できる。
ートを形成した後、半導体基体表面をエッチングしてゲ
ートの側壁を一部露出させ、露出した側壁に絶縁膜もし
くは多結晶半導体膜による所謂サイドウォールを形成
し、このサイドウォールをマスクに半導体基板を垂直に
蝕刻して、しかる後に種々の制御ゲートを形成するよう
にしたので、絶縁ゲートと制御ゲートとの距離が極めて
短く、ばらつきの殆どないデバイス構造を形成すること
ができ、適切な微細化を実現できる。
第１図は、本発明の第一の実施例を示す図、第２図は、
本発明の第二の実施例を示す図、第３図は、本発明の第
三の実施例を示す図、第４図は、第一の従来例を示す
図、第５図は、第二の従来例を示す図。 １……n-型ドレイン領域 ２……n+ソース領域 ３……ゲート電極 ４……ゲート絶縁膜 ５……層間絶縁膜 ６……ｐ型不純物領域 11……ドレイン電極 22……ソース電極 66……制御ゲート用のゲート電極 100……レジスト 200……マスク材 204……第２絶縁ゲートのゲート絶縁膜 600……ｐ型不純物のイオン注入された領域
本発明の第二の実施例を示す図、第３図は、本発明の第
三の実施例を示す図、第４図は、第一の従来例を示す
図、第５図は、第二の従来例を示す図。 １……n-型ドレイン領域 ２……n+ソース領域 ３……ゲート電極 ４……ゲート絶縁膜 ５……層間絶縁膜 ６……ｐ型不純物領域 11……ドレイン電極 22……ソース電極 66……制御ゲート用のゲート電極 100……レジスト 200……マスク材 204……第２絶縁ゲートのゲート絶縁膜 600……ｐ型不純物のイオン注入された領域
Claims (5)
- 【請求項１】第一導電型半導体基体の一主面に臨み、絶
縁ゲート電極を埋設形成する工程と、該半導体基体の表
面を蝕刻して該絶縁ゲートの側壁の一部を露出させる工
程と、露出した該絶縁ゲートの側壁にのみマスク材を形
成する工程と、該絶縁ゲートと該マスク材とをマスクと
して、該半導体基体の表面にほぼ垂直に蝕刻して溝を形
成する工程とを含む半導体装置の製造方法。 - 【請求項２】該溝の内壁に第二導電型の半導体領域を形
成する工程を含む請求項（１）記載の半導体装置の製造
方法。 - 【請求項３】該溝に該半導体基体とショットキー接合し
うる金属を埋設する工程を含む請求項（１）記載の半導
体装置の製造方法。 - 【請求項４】該溝に第二の絶縁ゲートを形成する工程を
含む請求項（１）記載の半導体装置の製造方法。 - 【請求項５】該マスク材に該半導体基体と同一導電型の
不純物を含む絶縁膜もしくは多結晶半導体もしくは非晶
質半導体を用い、該マスク材からの不純物拡散により該
マスク材と接する該半導体基体の部位に高濃度不純物領
域を形成する工程を含む請求項（１）乃至請求項（４）
記載の半導体装置の製造方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1341130A JP2765142B2 (ja) | 1989-12-28 | 1989-12-28 | 半導体装置の製造方法 |
| US07/631,928 US5132238A (en) | 1989-12-28 | 1990-12-20 | Method of manufacturing semiconductor device utilizing an accumulation layer |
| GB9027710A GB2239561B (en) | 1989-12-28 | 1990-12-20 | Method of manufacturing a field effect transistor |
| DE4042163A DE4042163C2 (de) | 1989-12-28 | 1990-12-28 | Verfahren zur Herstellung einer statischen Induktions-Halbleitervorrichtung mit Split-Gate-Struktur |
| FR9016480A FR2656737A1 (fr) | 1989-12-28 | 1990-12-28 | Procede de fabrication d'un dispositif semi-conducteur du type a canal entre deux portes isolees notamment de sit. |
| US08/288,731 USRE35405E (en) | 1989-12-28 | 1994-08-12 | Method of manufacturing semiconductor device utilizing an accumulation layer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1341130A JP2765142B2 (ja) | 1989-12-28 | 1989-12-28 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03201570A JPH03201570A (ja) | 1991-09-03 |
| JP2765142B2 true JP2765142B2 (ja) | 1998-06-11 |
Family
ID=18343536
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1341130A Expired - Fee Related JP2765142B2 (ja) | 1989-12-28 | 1989-12-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2765142B2 (ja) |
-
1989
- 1989-12-28 JP JP1341130A patent/JP2765142B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03201570A (ja) | 1991-09-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |