JPH01114079A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH01114079A JPH01114079A JP27221887A JP27221887A JPH01114079A JP H01114079 A JPH01114079 A JP H01114079A JP 27221887 A JP27221887 A JP 27221887A JP 27221887 A JP27221887 A JP 27221887A JP H01114079 A JPH01114079 A JP H01114079A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- gate
- gate oxide
- oxide film
- conductivity type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 14
- 239000012535 impurity Substances 0.000 claims description 12
- 239000000758 substrate Substances 0.000 abstract description 13
- 230000015556 catabolic process Effects 0.000 abstract description 9
- 230000000295 complement effect Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
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- 230000005684 electric field Effects 0.000 description 1
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- 239000002184 metal Substances 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置に関し、特に高耐圧の半導体集積
回路のうち、ＭＯＳ）ランジスタのソース電極、ドレイ
ン電極を構造および耐圧的に等価にするＭＯＳ）’ラン
ジスタの構造に関する。
回路のうち、ＭＯＳ）ランジスタのソース電極、ドレイ
ン電極を構造および耐圧的に等価にするＭＯＳ）’ラン
ジスタの構造に関する。
従来高耐圧の半導体集積回路に用いられるトランジスタ
は第４図のごとくオフセットゲート構造を採用し、ソー
スからみたドレインの耐圧を高めていたが、ソースは基
板と同電位とするための構造を採用しておりソースとド
レインの構造が対称ではなく、その結果としてドレイン
からみたソースの耐圧は上記ソースからみたドレインの
耐圧より低くなっていた。
は第４図のごとくオフセットゲート構造を採用し、ソー
スからみたドレインの耐圧を高めていたが、ソースは基
板と同電位とするための構造を採用しておりソースとド
レインの構造が対称ではなく、その結果としてドレイン
からみたソースの耐圧は上記ソースからみたドレインの
耐圧より低くなっていた。
上述した従来の高耐圧ＭＯ３）ランジスタは、ソース、
ドレインの構造が異なり、したがってソース、ドレイン
の各端子から他の端子への耐圧が対称ではないという欠
点がある。
ドレインの構造が異なり、したがってソース、ドレイン
の各端子から他の端子への耐圧が対称ではないという欠
点がある。
このため電源電圧範囲内でスイッチとして単独では使用
できず、第５図（ａ）、 （ｂ）のごとく２ケのトラン
ジスタを用いて、そのソース、ゲートどうしを接続しゲ
ート、ソース間にツェナーダイオードを接続して、ゲー
ト酸化膜へ印加される電圧を制限し、なおかつ定電流回
路を使用することにより、スイッチ間の耐圧を対称でな
おかつ、電源電圧範囲内で端子間に電圧を加えることを
可能としている。
できず、第５図（ａ）、 （ｂ）のごとく２ケのトラン
ジスタを用いて、そのソース、ゲートどうしを接続しゲ
ート、ソース間にツェナーダイオードを接続して、ゲー
ト酸化膜へ印加される電圧を制限し、なおかつ定電流回
路を使用することにより、スイッチ間の耐圧を対称でな
おかつ、電源電圧範囲内で端子間に電圧を加えることを
可能としている。
この様な構成をとると、スイッチオン時の抵抗は２倍と
なりスイッチでの電圧ドロップが大きくなる。また他の
素子から分離されたツェナーダイオードが必要となるこ
とから、この様なツェナーダイオードが得られる複雑で
高価な製造プロセスが必要となり、定電流回路に大きな
面積が必要となり、性能が悪く、コストが高くなるとい
う欠点がある。
なりスイッチでの電圧ドロップが大きくなる。また他の
素子から分離されたツェナーダイオードが必要となるこ
とから、この様なツェナーダイオードが得られる複雑で
高価な製造プロセスが必要となり、定電流回路に大きな
面積が必要となり、性能が悪く、コストが高くなるとい
う欠点がある。
本発明の高耐圧トランジスタは、−導電型の半導体基板
又はこの基板の反対導電型の不純物を深く拡散した通常
ウェルと呼ばれる領域の表面に電源電圧に十分耐える圧
さのゲート酸化膜を有し、その上にゲート電極が形成さ
れ、厚いゲート酸化膜を囲むよう外部にさらに厚いゲー
ト酸化膜が形成され、そのフィールド酸化膜の下にゲー
トの両側に対称に選択的に基板、又はウェルと反対導電
型の低濃度不純物層を有し、このゲートの両側の２つの
低濃度不順的層に接触した、２つ基板又はウェルと反対
導電型の深い低濃度不純物層を有し、この２つの深い不
純物層におのおのオーミック電極を形成してＭＯＳ）ラ
ンジスタのソース、ドレイン電極を対称に形成した構造
を有している。
又はこの基板の反対導電型の不純物を深く拡散した通常
ウェルと呼ばれる領域の表面に電源電圧に十分耐える圧
さのゲート酸化膜を有し、その上にゲート電極が形成さ
れ、厚いゲート酸化膜を囲むよう外部にさらに厚いゲー
ト酸化膜が形成され、そのフィールド酸化膜の下にゲー
トの両側に対称に選択的に基板、又はウェルと反対導電
型の低濃度不純物層を有し、このゲートの両側の２つの
低濃度不順的層に接触した、２つ基板又はウェルと反対
導電型の深い低濃度不純物層を有し、この２つの深い不
純物層におのおのオーミック電極を形成してＭＯＳ）ラ
ンジスタのソース、ドレイン電極を対称に形成した構造
を有している。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の縦断面図である。
１は半導体基板又はウェルであり、以下この導電型がＮ
型の場合について説明するが導電型がＰ型の場合も同様
である。２，２′はＰ型の深い低不純物濃度の拡散層で
あり、３，３′はＰ型のやばり低不純物濃度の浅い拡散
層でありゲート酸化膜５近傍の電界を緩和すると共に、
ゲート酸化膜５下が、ゲート電圧によりＮ型よりＰ型に
反転し場合に電極８，８′への電流の通路となる。４゜
４′は高い電圧にも耐えられる厚い酸化膜であり通常フ
ィールド酸化膜と呼ばれる。
型の場合について説明するが導電型がＰ型の場合も同様
である。２，２′はＰ型の深い低不純物濃度の拡散層で
あり、３，３′はＰ型のやばり低不純物濃度の浅い拡散
層でありゲート酸化膜５近傍の電界を緩和すると共に、
ゲート酸化膜５下が、ゲート電圧によりＮ型よりＰ型に
反転し場合に電極８，８′への電流の通路となる。４゜
４′は高い電圧にも耐えられる厚い酸化膜であり通常フ
ィールド酸化膜と呼ばれる。
図からもわかるごとく本発明においては、ＭＯＳトラン
ジスタの電極８，８′に関してゲート６に対して全く対
称であり、電気的に等価である。
ジスタの電極８，８′に関してゲート６に対して全く対
称であり、電気的に等価である。
このため電位的にどちらを高電位側にするかの制限はな
く、スイッチとして電源電圧範囲において使用可能とな
る。
く、スイッチとして電源電圧範囲において使用可能とな
る。
第２図（ａ）、（ｂ）゛に本発明をＮチャンネル（Ｎｃ
ｈ）、Ｐチャンネル（Ｐｃｈ））ランジスタに適用した
場合の等何回路を記す。
ｈ）、Ｐチャンネル（Ｐｃｈ））ランジスタに適用した
場合の等何回路を記す。
また、相補型のトランジスタを得る場合に、基板とウェ
ルにそれぞれ本発明を実施するとＰ ｃ ｈ ５Ｎｃｈ
の両方の導電型の高耐圧トランジスタが得られる。
ルにそれぞれ本発明を実施するとＰ ｃ ｈ ５Ｎｃｈ
の両方の導電型の高耐圧トランジスタが得られる。
第３図は、本発明による相補型のトランジスタを組み合
わせてスイッチを構成したものである。
わせてスイッチを構成したものである。
このようにすると良く知られているごとく、スイッチの
抵抗のスイッチの端子電圧の依存性が、第２図（ａ）、
（ｂ）に示した単一のトランジスタの場合に比し著しく
改善されるという利点があり、本発明を適用すると容易
に構成できる。
抵抗のスイッチの端子電圧の依存性が、第２図（ａ）、
（ｂ）に示した単一のトランジスタの場合に比し著しく
改善されるという利点があり、本発明を適用すると容易
に構成できる。
以上説明したように本発明は、電源電圧全範囲において
スイッチとして使用できる高耐圧トランジスタを提供す
ることによりツェナーダイオード、定電流回路などの付
加回路が必要なく、使用トランジスタ数も１ケで構成で
き、スイッチの抵抗も小さくなり性能的にも優れたスイ
ッチを構成でき、相補型のトランジスタも容易に得られ
るためこれらを組み合わせれば、さらに性能的に優れた
スイッチを構成できるなどの効果がある。
スイッチとして使用できる高耐圧トランジスタを提供す
ることによりツェナーダイオード、定電流回路などの付
加回路が必要なく、使用トランジスタ数も１ケで構成で
き、スイッチの抵抗も小さくなり性能的にも優れたスイ
ッチを構成でき、相補型のトランジスタも容易に得られ
るためこれらを組み合わせれば、さらに性能的に優れた
スイッチを構成できるなどの効果がある。
【図面の簡単な説明】
第１図は本発明の一実施例の高耐圧トランジスタの縦断
面図、第２図（ａ）、（ｂ）はそれぞれ本発明の高耐圧
Ｎ ｃ ｈ ）ランジスタ及びＰｃｈ）ランジスタを用
いた電源電圧範囲で使用可能なスイッチの等価回路図、
第３図は本発明によるＮｃｈ％Ｐｃｈ）ランジスタを組
み合わせたスイッチの等価回路図、第４図は従来の高耐
圧トランジスタの縦断面図、第５図（ａ）、（ｂ）はそ
れぞれ従来の高耐圧Ｎｃｈトランジスタ及びＰｃｈ）ラ
ンジスタを用いた電源電圧範囲で使用可能なスイッチの
等価回路図である。 １・・・・・・半導体基板又はウェル、２．２’、・・
・・・・半導体基板又はウェル１と反対導電型の深い低
不純物濃度層、３，３′・・・・・・半導体基板又はウ
ェルと反対導電型の浅い低不純物濃度層、４．４’ 。 ４″、４″′・・・・・・厚い酸化膜、５・・・・・・
厚いゲート酸化膜、６・・・・・・ゲート電極、７・・
・・・・半導体基板又はウェルと反対導電型の浅い高不
純物濃度層（金属電極とオーミック接触を得るため）、
５１・・・・・・薄いゲート酸化膜、９・・・・・・基
板又はウェルと同一導電型の高濃度層。 代理人 弁理士 内 原 音
面図、第２図（ａ）、（ｂ）はそれぞれ本発明の高耐圧
Ｎ ｃ ｈ ）ランジスタ及びＰｃｈ）ランジスタを用
いた電源電圧範囲で使用可能なスイッチの等価回路図、
第３図は本発明によるＮｃｈ％Ｐｃｈ）ランジスタを組
み合わせたスイッチの等価回路図、第４図は従来の高耐
圧トランジスタの縦断面図、第５図（ａ）、（ｂ）はそ
れぞれ従来の高耐圧Ｎｃｈトランジスタ及びＰｃｈ）ラ
ンジスタを用いた電源電圧範囲で使用可能なスイッチの
等価回路図である。 １・・・・・・半導体基板又はウェル、２．２’、・・
・・・・半導体基板又はウェル１と反対導電型の深い低
不純物濃度層、３，３′・・・・・・半導体基板又はウ
ェルと反対導電型の浅い低不純物濃度層、４．４’ 。 ４″、４″′・・・・・・厚い酸化膜、５・・・・・・
厚いゲート酸化膜、６・・・・・・ゲート電極、７・・
・・・・半導体基板又はウェルと反対導電型の浅い高不
純物濃度層（金属電極とオーミック接触を得るため）、
５１・・・・・・薄いゲート酸化膜、９・・・・・・基
板又はウェルと同一導電型の高濃度層。 代理人 弁理士 内 原 音
Claims (1)
- 一導電型の半導体層の表面に電源電圧に耐えるゲート
酸化膜を有しその上にゲート電極が形成され、前記ゲー
ト酸化膜を囲むよう外部に厚いフィールド酸化膜が形成
され、該フィールド酸化膜の下に前記ゲートの両側に選
択的に反対導電型の低濃度不純物層を有し、該ゲートの
両側の２つの低濃度不純物層に接触した２つの前記反対
導電型の深い低濃度不純物層を有し、該２つの深い不順
物層におのおのオーミック電極を形成してＭＯＳトラン
ジスタの２つの電極としたことを特徴とする半導体装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27221887A JPH01114079A (ja) | 1987-10-27 | 1987-10-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27221887A JPH01114079A (ja) | 1987-10-27 | 1987-10-27 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01114079A true JPH01114079A (ja) | 1989-05-02 |
Family
ID=17510759
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27221887A Pending JPH01114079A (ja) | 1987-10-27 | 1987-10-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01114079A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0425134A (ja) * | 1990-05-21 | 1992-01-28 | Seiko Instr Inc | 半導体装置 |
| JP2007266473A (ja) * | 2006-03-29 | 2007-10-11 | Mitsumi Electric Co Ltd | 半導体装置 |
| JP5028272B2 (ja) * | 2005-11-29 | 2012-09-19 | シャープ株式会社 | 半導体装置及びその製造方法 |
-
1987
- 1987-10-27 JP JP27221887A patent/JPH01114079A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0425134A (ja) * | 1990-05-21 | 1992-01-28 | Seiko Instr Inc | 半導体装置 |
| JP5028272B2 (ja) * | 2005-11-29 | 2012-09-19 | シャープ株式会社 | 半導体装置及びその製造方法 |
| JP2007266473A (ja) * | 2006-03-29 | 2007-10-11 | Mitsumi Electric Co Ltd | 半導体装置 |
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