JP2006324346A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】 ＬＯＣＯＳオフセットドレイン型高耐圧ＭＯＳトランジスタのＬＯＣＯＳ酸化膜端の電界を緩和し耐圧を向上させると共に、電界緩和層を工程追加することなく形成する。
【解決手段】 ＬＯＣＯＳオフセットドレイン型高耐圧ＭＯＳトランジスタの高濃度ドレイン層１０９Ａを、Ｐ型電界緩和層１０４内においてＬＯＣＯＳ酸化膜１０５の端部から一定の距離をおいて形成し、ＬＯＣＯＳ酸化膜１０５の端部の濃度勾配を緩やかにし、電界集中を防ぎ、耐圧を向上させる。一方、ＬＤＭＯＳトランジスタのボディ層を利用することで、製造工程を追加することなく電界緩和層を形成することができる。
【選択図】 図１

Description

本発明は半導体装置およびその製造方法に関し、特にＬＯＣＯＳオフセットドレイン型高耐圧ＭＯＳトランジスタのドレインの構造およびその製造方法に関するものである。
モーター駆動制御ＩＣなどにおける、ＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ）では、例えば数十Ｖ以上の高電圧をドレイン領域に印加して使用する場合がある。しかし、トランジスタがＯＦＦの状態で高電圧を印加すると、ゲート電極端部に電界集中が発生して、ゲート絶縁膜が破壊される場合がある。従って、このように使用されるトランジスタには、高いドレイン耐圧が要求されている。
そこで、ドレイン領域とゲート電極の端部との間にＬＯＣＯＳ法により厚い酸化膜を形成して、ドレイン領域からゲート端部をオフセットさせた、いわゆるＬＯＣＯＳオフセットドレイン型の高耐圧ＭＯＳトランジスタが提案されている（例えば、特許文献１参照）。また、ドレイン領域における電界集中の緩和を図る、高耐圧ＭＯＳトランジスタが提案されている（例えば、特許文献２参照）。
図４は特許文献２に記述されている、先行技術による半導体装置の断面図を示す。以下、従来の高耐圧ＭＯＳトランジスタについて図面を参照しながら説明する。
この半導体装置は、まずＰ＋型高濃度ドレイン層３０９Ａとポリシリコンからなるゲート電極３０８の端部との間にＬＯＣＯＳ酸化膜３０５を形成し、ドレイン領域であるＰ＋型高濃度ドレイン層３０９Ａからゲート電極３０８の端部をオフセットさせ、これによりゲート電極３０８の端部での電界集中を防止している。ＬＯＣＯＳ酸化膜３０５の下には、ドレイン領域と同一の導電型からなるＰ−型オフセット層３０６を形成している。Ｐ−型オフセット層３０６の不純物濃度はＰ＋型高濃度ドレイン層３０９Ａよりも薄い。そして、耐圧向上のためにＰ＋型高濃度ドレイン層３０９Ａの側面と底面とを覆うように、Ｐ−型オフセット層３０６の不純物濃度より濃く、Ｐ＋型高濃度ドレイン層３０９Ａの不純物濃度より薄い同一の導電型からなる、Ｐ型電界緩和層３０４をドレイン領域として形成し、Ｐ＋型高濃度ドレイン層３０９ＡからＰ−型オフセット層３０６にかけての濃度勾配を緩やかにして電界集中を緩和し、耐圧を向上させている。図４において、符号３０１はＰ型シリコン基板を示し、符号３０２はＮ＋型埋め込み層を示し、符号３０３はＮ−型エピタキシャル層を示す。また、符号３０７はゲート酸化膜を示し、符号３０９ＢはＰ＋型高濃度ソース層を示す。
図５Ａ〜図５Ｄは、先行技術によるＰ型チャネルＬＯＣＯＳオフセットドレイン型高耐圧ＭＯＳトランジスタの代表的な製造方法を示す工程断面図である。
まず図５Ａに示すように、Ｐ型シリコン基板３０１上にＮ＋型埋め込み層３０２とＮ−型エピタキシャル層３０３とを順次形成する。このとき、Ｎ＋型埋め込み層３０２はＮ−型エピタキシャル層３０３よりも不純物濃度を濃く形成する。そして、Ｎ−型エピタキシャル層３０２の表面に、フォトレジスト３２０を塗布・現像し、これをマスクとしてＰ型電界緩和領域３０４を形成する。
つぎに、図５Ｂに示すように、フォトレジスト３２０を除去した後、酸化膜３３０を形成し、その上部に窒化膜３３１を形成する。そして、活性領域となる部分に酸化膜３３０と窒化膜３３１とをパターニングする。そして、フォトレジスト３２１を塗布・現像し、これをマスクとしてＬＯＣＯＳオフセット領域となるＮ−型エピタキシャル層３０３の表面にＰ型不純物のボロンを注入し、それによって拡散層３０６Ａを形成する。
つぎに、図５Ｃに示すように、図５Ｂに示したフォトレジスト３２１を除去した後、窒化膜３３１をマスクとしてＬＯＣＯＳ酸化膜３０５を形成する。ＬＯＣＯＳ酸化膜３０５の下部のシリコンのうちボロンを注入した拡散層３０６ＡはＰ−型オフセット層３０６となる。Ｐ−型オフセット層３０６の不純物濃度はＰ型電界緩和層３０４より薄い濃度で形成される。つぎに、トランジスタのゲート部となるところにゲート酸化膜３０７を形成する。その上部に、ドレイン側のＬＯＣＯＳ酸化膜３０５に跨ってポリシリコンからなるゲート電極３０８を形成する。
つぎに、図５Ｄに示すように、フォトレジスト３２２を塗布・現像し、これをマスクとしてＰ型不純物のボロンを高濃度にイオン注入し、それによってＰ＋型高濃度ドレイン層３０９ＡおよびＰ＋型高濃度ソース層３０９Ｂを形成する。このとき、ドレイン領域のＰ＋型高濃度ドレイン層３０９ＡはＬＯＣＯＳ酸化膜３０５をマスクとしたセルフアラインで注入される。Ｐ＋型高濃度ドレイン層３０９Ａの不純物濃度は、Ｐ型電界緩和層３０４よりも濃い濃度で形成される。
つぎに、図には示さないが、層間絶縁膜としてＰＳＧ膜を形成し、Ｐ＋型高濃度ドレイン層３０９ＡおよびＰ＋型高濃度ソース層３０９Ｂおよびゲート電極３０８に接続孔（コンタクト）を設け、アルミ配線とパッシベーション膜とを形成することにより半導体装置が完成する。
以上のように、専用のＰ型電界緩和層３０４を導入することにより、Ｐ型高耐圧ＭＯＳトランジスタの高耐圧化を図ることができる。
特開昭５７−２１０６７４号公報 特開平１１−００８３８８号公報
しかしながら、先行技術においては、以下の課題が存在する。先行技術によるＰ型チャネルのＬＯＣＯＳオフセットドレイン型高耐圧ＭＯＳトランジスタでは、Ｐ＋型高濃度ドレイン層３０９ＡはＬＯＣＯＳ酸化膜３０５をマスクとしたセルフアラインで形成されるため、ＬＯＣＯＳ酸化膜３０５の端部のバーズビーク付近の濃度勾配が急峻になり、その部分で電界が集中しやすくなる。また、ＬＯＣＯＳ酸化膜３０５の端部のバーズビーク付近は微小な結晶欠陥の発生が起こる。そのため、この部分に電界が集中すると、耐圧の低下・信頼性劣化が起こる。
一方、Ｐ型電界緩和層３０４を有し、Ｐ＋型高濃度ドレイン層３０９ＡからＰ−型オフセット層３０６にかけての濃度勾配を緩やかすることで、電界集中を防ぎ耐圧を向上させている。しかし、Ｐ型電界緩和層３０４を形成するためには工程追加が必要であるため、製造コストが高くなる。
上記課題に鑑みて、本発明は、ＬＯＣＯＳオフセットドレイン型高耐圧ＭＯＳトランジスタにおけるＬＯＣＯＳ酸化膜の端部のバーズビーク付近の電界集中を緩和することを目的とする。
また、本発明は、製造工程を追加することなく、上記電界緩和層を形成することを目的とする。
上記課題を解決するために、第１の発明の半導体装置は、半導体基板上に形成された第１導電型のチャネルを有するオフセットドレイン型ＭＯＳトランジスタを含む半導体装置であり、第２導電型の半導体層に形成された第１導電型の電界緩和層および高濃度ドレイン層から成るドレイン領域と、半導体層に形成された第１導電型の高濃度ソース層から成るソース領域と、ドレイン領域とソース領域の間で半導体層表面の活性領域に形成されたゲート酸化膜と、ドレイン領域とゲート酸化膜の間の半導体層表面に形成されたＬＯＣＯＳ酸化膜と、ゲート酸化膜上にＬＯＣＯＳ酸化膜に跨って形成されたゲート電極と、ＬＯＣＯＳ酸化膜下に形成された第１導電型のオフセット層とを備えている。
そして、電界緩和層はオフセット層に隣接して形成され、電界緩和層の不純物濃度はオフセット層より濃く、かつ高濃度ドレイン層より薄く、高濃度ドレイン層は電界緩和層内に形成され、かつＬＯＣＯＳ酸化膜端より離間して形成されている。
この構成によれば、高濃度ドレイン層を電界緩和層内に形成し、かつＬＯＣＯＳ酸化膜端より離間して形成しているので、オフセット層上のＬＯＣＯＳ酸化膜端のバーズビーク付近における不純物の濃度勾配が緩やかになり、従来よりも耐圧を向上することができる。
上記の構成において、ＬＯＣＯＳ酸化膜の端部から高濃度ドレイン層までの距離は０．８μｍ以上であることが好ましい。
第２の発明の半導体装置の製造方法は、第１導電型のチャネルを有するオフセットドレイン型ＭＯＳトランジスタを半導体基板上に形成する半導体装置の製造方法であり、第２導電型の半導体層上に酸化膜を介して窒化膜を形成する工程と、半導体層上の活性領域に窒化膜をパターニングする工程と、窒化膜をマスクとして半導体層に第１導電型のオフセット層を形成する工程と、窒化膜をマスクとして半導体層表面にＬＯＣＯＳ酸化膜を形成する工程と、ＬＯＣＯＳ酸化膜の形成工程の後に窒化膜を除去する工程と、半導体層表面の活性領域にゲート酸化膜を形成する工程と、ゲート酸化膜上にＬＯＣＯＳ酸化膜に跨ってゲート電極を形成する工程と、オフセット層に隣接した半導体層のドレイン領域に第１導電型の電界緩和層を形成する工程と、電界緩和層内に第１導電型の高濃度ドレイン層を形成し、第１導電型の高濃度ドレイン層に対してゲート電極を挟んだ位置で半導体層に第１導電型の高濃度ソース層とを形成する工程とを含む。
そして、高濃度ドレイン層はＬＯＣＯＳ酸化膜の端部から離間して形成されている。
この方法によれば、高濃度ドレイン層を電界緩和層内に形成し、かつＬＯＣＯＳ酸化膜端より離間して形成しているので、オフセット層上のＬＯＣＯＳ酸化膜端のバーズビーク付近における不純物の濃度勾配が緩やかになり、従来よりも耐圧を向上することができる。
第３の発明の半導体装置の製造方法は、第１導電型のチャネルを有するオフセットドレイン型ＭＯＳトランジスタと第２導電型のチャネルを有するラテラル型ＤＭＯＳトランジスタとを同一半導体基板上に形成する半導体装置の製造方法であり、第２導電型の半導体層内にＭＯＳトランジスタ領域とＤＭＯＳトランジスタ領域とを分離する素子分離層を形成する工程と、半導体層上に酸化膜を介して窒化膜を形成する工程と、半導体層上の活性領域に窒化膜をパターニングする工程と、窒化膜をマスクとしてＭＯＳトランジスタ領域の半導体層に第１導電型のオフセット層を形成する工程と、窒化膜をマスクとして半導体層表面にＬＯＣＯＳ酸化膜を形成する工程と、ＬＯＣＯＳ酸化膜の形成工程の後に窒化膜を除去する工程と、半導体層表面の活性領域にゲート酸化膜を形成する工程と、ゲート酸化膜上にＬＯＣＯＳ酸化膜に跨ってゲート電極を形成する工程と、ＭＯＳトランジスタ領域のオフセット層に隣接した半導体層のドレイン領域に第１導電型の電界緩和層を形成すると同時に、ＤＭＯＳトランジスタ領域のゲート電極に挟まれたソース領域に第１導電型のボディ層を形成する工程と、ＭＯＳトランジスタ領域において、電界緩和層内に第１導電型の高濃度ドレイン層を形成し、第１導電型の高濃度ドレイン層に対してゲート電極を挟んだ位置でゲート電極を挟んだ半導体層に第１導電型の高濃度ソース層とを形成する工程と、ＤＭＯＳトランジスタ領域において、ボディ層内に第２導電型の高濃度ソース層を形成し、第２導電型の高濃度ソース層に対してゲート電極を挟んだ位置で半導体層に第２導電型のドレイン層とを形成する工程とを含む。
そして、ＭＯＳトランジスタ領域における高濃度ドレイン層はＬＯＣＯＳ酸化膜の端部から離間して形成されている。
この方法によれば、高濃度ドレイン層を電界緩和層内に形成し、かつＬＯＣＯＳ酸化膜端より離間して形成しているので、オフセット層上のＬＯＣＯＳ酸化膜端のバーズビーク付近における不純物の濃度勾配が緩やかになり、従来よりも耐圧を向上することができる。
また、ラテラル型ＤＭＯＳトランジスタのボディ層と同じ工程でＬＯＣＯＳオフセットドレイン型高耐圧ＭＯＳトランジスタの電界緩和層を形成するので、製造工程を追加することなく電界緩和層を形成できる。
第１の発明の半導体装置および第１の発明の半導体装置の製造方法によると、オフセット層上のＬＯＣＯＳ酸化膜の端部のバーズビーク付近の濃度勾配が緩やかになり、従来よりも耐圧が向上したＬＯＣＯＳオフセットドレイン型高耐圧ＭＯＳトランジスタを実現することができる。
また、第２の発明の半導体装置の製造方法によると、ＬＤＭＯＳトランジスタのボディ層と同じ工程でＬＯＣＯＳオフセットドレイン型高耐圧ＭＯＳトランジスタの電界緩和層を形成するので、製造工程を追加することなく電界緩和層を形成し、製造コストを削減することができる。したがって、第１の製造方法と同じ効果に加え第２の製造方法による効果も得るため、耐圧の向上と製造コストの削減を同時に実現することができる。
（実施の形態１）
以下、本発明の実施の形態１に係る半導体装置およびその製造方法について図面を参照しながら説明する。図１は実施の形態１に係る半導体装置の断面図を示す。
この半導体装置は、Ｐ型電界緩和層（ドレイン領域）１０４とポリシリコンからなるゲート電極１０８の端部との間にＬＯＣＯＳ酸化膜１０５を形成し、ドレイン領域からゲート電極１０８の端部をオフセットさせている。ＬＯＣＯＳ酸化膜１０５の下部に、Ｐ型電界緩和層１０４と同一の導電型からなるＰ−型オフセット層１０６が形成されている。高濃度ドレイン層１０９Ａ（ドレイン領域）は、ドレイン側ＬＯＣＯＳ酸化膜１０５の端部のバーズビークから、一定の距離をおいて形成されている。なお、図１において、符号１０１はＰ型シリコン基板を示し、符号１０２はＮ＋型埋め込み層を示し、符号１０３はＮ−型エピタキシャル層を示す。また、符号１０７はゲート酸化膜を示し、符号１０９ＢはＰ＋型高濃度ソース層（ソース領域）を示す。符号１１０はＮ−型エピタキシャル層１０３の電位をとるためのＮ＋コンタクト層を示す。
図６にＬＯＣＯＳ酸化膜１０５の端部からＰ＋型高濃度ドレイン層１０９Ａまでの距離と耐圧との関係を示す。図６から、Ｐ＋型高濃度ドレイン層１０９ＡをＬＯＣＯＳ酸化膜１０５の端部から０．８μｍ以上の距離に離すことで、微小欠陥が存在しやすいＬＯＣＯＳ酸化膜１０５の端部の濃度勾配が緩やかになり、電界集中が緩和され、耐圧が向上することがわかる。
図２Ａ〜図２Ｄは、本発明の実施の形態１のＬＯＣＯＳオフセットドレイン型高耐圧ＭＯＳトランジスタの製造方法を示す工程断面図を示す。
まず図２Ａに示すように、Ｐ型シリコン基板１０１中にＮ＋型埋め込み層１０２、Ｎ−型エピタキシャル層１０３を順次形成する。ここで、Ｎ＋型埋め込み層１０２の不純物濃度は１×1018/cm3から１×1020/cm3程度、Ｎ−型エピタキシャル層１０３の不純物濃度は１×1015/cm3〜5×1015/cm3程度とする。そして、Ｎ−型エピタキシャル層１０３上に酸化膜１３０を形成し、その上部に窒化膜１３１を形成する。そして、活性領域となる部分に酸化膜１３０と窒化膜１３１とをパターニングする。
つぎに、フォトレジスト１２０を塗布・現像し、これをマスクとしてＬＯＣＯＳオフセット領域となるところに、ボロンを注入してＰ−型オフセット層１０６を形成する。Ｐ−型オフセット層１０６の注入ドーズ量は7×1012/cm2〜1.5×1013/cm2程度とする。
つぎに、図２Ｂに示すように、図２Ａのフォトレジスト１２０を除去した後、窒化膜１３１をマスクとしてＬＯＣＯＳ酸化膜１０５を成長させる。ＬＯＣＯＳ酸化膜１０５は、例えばパイロジェニック酸化で1000℃100分程度の熱処理を行うことによって形成される。このときのＬＯＣＯＳ酸化膜１０５の膜厚は400nm〜600nm程度である。そして、トランジスタのゲート部となるところにゲート酸化膜１０７を形成する。その上部に、ドレイン側のＬＯＣＯＳ酸化膜１０５に跨ってポリシリコンからなるゲート電極１０８を形成する。
つぎに、図２Ｃに示すように、Ｎ−型エピタキシャル層１０３のドレイン領域にボロンを注入することによりＰ型電界緩和層１０４を形成する。Ｐ型電界緩和層１０４の注入ドーズ量は4×1013/cm2〜8×1013/cm2程度とする。
つぎに、図２Ｄに示すように、Ｐ型電界緩和層１０４中にＰ＋型高濃度ドレイン層１０９Ａを、Ｐ−型オフセット層上のＬＯＣＯＳ酸化膜１０５の端部のバーズビークから一定の距離をおいたＰ型電界緩和層１０４中にフォトレジスト１２１でマスキングをし、ボロンを注入することにより形成する。また、ゲート電極１０８を挟んでドレイン領域と反対の領域に、ゲート電極１０８に対してセルフアラインでＰ＋型高濃度ソース層１０９Ｂをボロン注入により形成する。Ｐ＋型高濃度ドレイン層１０９ＡとＰ＋型高濃度ソース層１０９Ｂとは同一の拡散層とする。Ｐ＋型高濃度ドレイン層１０９ＡとＰ＋型高濃度ソース層１０９Ｂの注入ドーズ量は2E15/cm2〜6E15/cm2程度とする。
つぎに、図には示さないが、層間絶縁膜としてＰＳＧ膜とを形成し、Ｐ＋型高濃度ドレイン層１０９ＡとＰ＋型高濃度ソース層１０９Ｂおよびゲート電極１０８に接続孔（コンタクト）を設けてアルミ配線とパッシベーション膜とを形成することにより半導体装置が完成する。なお、Ｐ型電界緩和層１０４を形成する順序は、ＬＯＣＯＳ酸化膜を形成する前であってもよい。
上記の製造方法によると、Ｐ−型オフセット層１０６上のＬＯＣＯＳ酸化膜１０５の端部のバーズビーク付近の濃度勾配が緩やかになり、従来よりも耐圧が向上したＬＯＣＯＳオフセットドレイン型高耐圧ＭＯＳトランジスタを実現することができる。
（実施の形態２）
実施の形態１はＰ型電界緩和層１０４を形成するために専用工程が必要となり製造コストの上昇につながる。そこで、本発明の実施の形態２では工程数を増やすことなく、Ｐ型電界緩和層を形成し耐圧を向上させる方法を提示する。以下、本発明の実施の形態２に係る半導体装置の製造方法について、図面を参照しながら説明する。
図３Ａ〜図３Ｄは、同一Ｐ型シリコン基板上にＰ型チャネルを有するラテラル型ＤＭＯＳトランジスタ（以下、ＬＤＭＯＳトランジスタと言う）と、Ｎ型チャネルを有するＬＯＣＯＳオフセットドレイン型高耐圧ＭＯＳトランジスタを形成する本発明の実施の形態２の半導体装置の工程断面図を示す。
まず図３Ａに示すように、Ｐ型シリコン基板２０１中のＬＤＭＯＳトランジスタ領域２５０およびＬＯＣＯＳオフセットドレイン型高耐圧ＭＯＳトランジスタ領域２６０のそれぞれにＮ＋型埋め込み層２０２を形成する。そして、ＬＤＭＯＳトランジスタ領域２５０とＬＯＣＯＳオフセットドレイン型高耐圧ＭＯＳトランジスタ領域２６０とを分離するために、分離領域２７０にＰ＋型分離埋め込み層２１２を形成する。その後、Ｎ−型エピタキシャル層２０３をＰ型シリコン基板２０１上に形成する。このとき、Ｎ＋型埋め込み層２０２の不純物濃度は１×1018/cm3から１×1020/cm3程度、Ｐ＋型分離埋め込み層２１２の不純物濃度は１×1017/cm3から１×1019/cm3程度、Ｎ−型エピタキシャル層２０３の不純物濃度は１×1015/cm3〜5×1015/cm3程度とする。そして、Ｎ−型エピタキシャル層２０３内にＬＤＭＯＳトランジスタ領域２５０とＬＯＣＯＳオフセットドレイン型高耐圧ＭＯＳトランジスタ領域２６０との上部分離層である、Ｐ型分離層２１１を形成する。
つぎに、図３Ｂに示すように、Ｎ−型エピタキシャル層２０３上に酸化膜２３０を形成し、その上部に窒化膜２３１を形成する。そして、活性領域となる部分に酸化膜２３０と窒化膜２３１とをパターニングする。
つぎに、フォトレジスト２２０を塗布・現像し、これをマスクとしてＬＯＣＯＳオフセット領域となるところに、ボロンを注入してＰ−型オフセット層２０６を形成する。Ｐ−型オフセット層２０６の注入ドーズ量は7×1012/cm2〜1.5×1013/cm2程度とする。
つぎに、図３Ｃに示すように、フォトレジスト２２０を除去した後、窒化膜２３１をマスクとしてＬＯＣＯＳ酸化膜２０５を成長させる。ＬＯＣＯＳ酸化膜２０５は、例えばパイロジェニック酸化で1000℃100分程度の熱処理を行うことによって形成される。このときのＬＯＣＯＳ酸化膜２０５の膜厚は400nm〜600nm程度である。そして、ＬＤＭＯＳトランジスタ領域２５０のゲート部となるところにゲート酸化膜２０７Ｂを形成し、その上部にドレイン側のＬＯＣＯＳ酸化膜２０５に跨ってポリシシリコンからなるゲート電極２０８Ｂを形成する。また、ゲート酸化膜２０７Ｂおよびゲート電極２０８Ｂの形成と同一条件同一工程で、ＬＯＣＯＳオフセットドレイン型高耐圧ＭＯＳトランジスタ領域２６０のゲート部となるところにゲート酸化膜２０７Ａを形成し、その上部にドレイン側のＬＯＣＯＳ酸化膜２０５に跨ってポリシリコンからなるゲート電極２０８Ａを形成する。
つぎに、ＬＤＭＯＳトランジスタ領域２５０のゲート電極２０８Ｂに対してセルフアラインで、ボロン注入によりＰ型のボディ層２０４Ｂを形成し、この工程と同時にボロン注入によりＬＯＣＯＳオフセットドレイン型高耐圧ＭＯＳトランジスタ領域２６０のドレイン領域にＰ型電界緩和層２０４Ａを形成する。
つぎに、図３Ｄに示すように、ＬＤＭＯＳトランジスタ領域２５０のソース領域２１０Ａおよびドレイン領域２１０Ｂを、Ｎ型不純物の注入により形成する。そして、ＬＯＣＯＳオフセットドレイン型高耐圧ＭＯＳトランジスタ領域２６０のＰ型電界緩和層２０４Ａ中にＰ＋型高濃度ドレイン層２０９Ａを、オフセット層上のＬＯＣＯＳ酸化膜端のバーズビークから一定の距離を空けるようにフォトレジストでマスキングをし、ボロンを注入することにより形成する。また、ゲート電極を挟んでドレイン領域と反対の領域に、ゲート電極２０８Ａに対してセルフアラインでＰ＋型高濃度ソース層２０９Ｂをボロン注入により形成する。Ｐ＋型高濃度ドレイン層２０９ＡとＰ＋型高濃度ソース層２０９Ｂとは同一の注入条件で形成される。Ｐ＋型高濃度ドレイン層２０９ＡとＰ＋型高濃度ソース層２０９Ｂの注入ドーズ量は2E15/cm2〜6E15/cm2程度とする。
なお、図３Ｄにおいて、符号２１３はＰ型のボディ層２０４Ｂの電位をとるためのコンタクト層を示す。符号２１４はＮ−型エピタキシャル層２０３の電位をとるためのＮ＋コンタクト層を示す。
つぎに、図には示さないが、層間絶縁膜としてＰＳＧ膜を形成し、Ｐ＋型高濃度ドレイン層２０９ＡとＰ＋型高濃度ソース層２０９Ｂとおよびゲート電極２０８に接続孔（コンタクト）を設けてアルミ配線とパッシベーション膜とを形成することにより半導体装置が完成する。
上記の製造方法によると、実施の形態１と同じ効果に加え、ＬＤＭＯＳトランジスタのボディ層２０４Ｂと同じ工程でＬＯＣＯＳオフセットドレイン型高耐圧ＭＯＳトランジスタのＰ型電界緩和層２０４Ａを形成するので、製造工程を追加することなくＰ型電界緩和層２０４Ｂを形成し、製造コストを削減することができる。
以上説明したように、本発明はＬＯＣＯＳオフセットドレイン型高耐圧ＭＯＳトランジスタおよびその製造方法などに有用である。
本発明の実施の形態１に係る半導体装置の断面図である。 本発明の実施の形態１に係る半導体装置の製造方法を示す第１の工程断面図である。 本発明の実施の形態１に係る半導体装置の製造方法を示す第２の工程断面図である。 本発明の実施の形態１に係る半導体装置の製造方法を示す第３の工程断面図である。 本発明の実施の形態１に係る半導体装置の製造方法を示す第４の工程断面図である。 本発明の実施の形態２に係る半導体装置の製造方法を示す第１の工程断面図である。 本発明の実施の形態２に係る半導体装置の製造方法を示す第２の工程断面図である。 本発明の実施の形態２に係る半導体装置の製造方法を示す第３の工程断面図である。 本発明の実施の形態２に係る半導体装置の製造方法を示す第４の工程断面図である。 従来技術に係る半導体装置の断面図である。 従来技術に係る半導体装置の製造方法を示す第１の工程断面図である。 従来技術に係る半導体装置の製造方法を示す第２の工程断面図である。 従来技術に係る半導体装置の製造方法を示す第３の工程断面図である。 従来技術に係る半導体装置の製造方法を示す第４の工程断面図である。 ＬＯＣＯＳ酸化膜端から高濃度ドレイン層までの距離と耐圧の関係を示すグラフである。
符号の説明
１０１ Ｐ型シリコン基板
１０２ Ｎ＋型埋め込み層
１０３ Ｎ−型エピタキシャル層
１０４ Ｐ型電界緩和層
１０５ ＬＯＣＯＳ酸化膜
１０６ Ｐ−型オフセット層
１０７ ゲート酸化膜
１０８ ゲート電極
１０９Ａ Ｐ＋型高濃度ドレイン層
１０９Ｂ Ｐ＋型高濃度ソース層
１２０〜１２１ フォトレジスト
１３０ 酸化膜
１３１ 窒化膜
２０１ Ｐ型シリコン基板
２０２ Ｎ＋型埋め込み層
２０３ Ｎ−型エピタキシャル層
２０４Ａ ＬＯＣＯＳオフセットドレイン型高耐圧ＭＯＳトランジスタのＰ型電界緩和層
２０４Ｂ ＬＤＭＯＳトランジスタのボディ層
２０５ ＬＯＣＯＳ酸化膜
２０６ Ｐ−型オフセット層
２０７ ゲート酸化膜
２０８ ゲート電極
２０９Ａ ＬＯＣＯＳオフセットドレイン型高耐圧ＭＯＳトランジスタのＰ＋型高濃度ドレイン層
２０９Ｂ ＬＯＣＯＳオフセットドレイン型高耐圧ＭＯＳトランジスタのＰ＋型高濃度ソース層
２１０Ａ ＬＤＭＯＳトランジスタのＮ＋型高濃度ドレイン層
２１０Ｂ ＬＤＭＯＳトランジスタのＮ＋型高濃度ソース層
２１１ Ｐ型分離層
２１２ Ｐ型分離埋め込み層
２２０ フォトレジストマスク
２３０ 酸化膜
２３１ 窒化膜
２５０ ＬＤＭＯＳトランジスタ領域
２６０ ＬＯＣＯＳオフセットドレイン型高耐圧ＭＯＳトランジスタ領域
２７０ 分離領域
３０１ Ｐ型シリコン基板
３０２ Ｎ＋型埋め込み層
３０３ Ｎ−型エピタキシャル層
３０４ Ｐ型電界緩和層
３０５ ＬＯＣＯＳ酸化膜
３０６ Ｐ−型オフセット層
３０６Ａ 拡散層
３０７ ゲート酸化膜
３０８ ゲート電極
３０９Ａ Ｐ＋型高濃度ドレイン層
３０９Ｂ Ｐ＋型高濃度ソース層
３２０、３２１、３２２ フォトレジスト
３３０ 酸化膜
３３１ 窒化膜

Claims (4)

  1. 半導体基板上に形成された第１導電型のチャネルを有するオフセットドレイン型ＭＯＳトランジスタを含む半導体装置であって、
    第２導電型の半導体層に形成された第１導電型の電界緩和層および高濃度ドレイン層から成るドレイン領域と、
    前記半導体層に形成された第１導電型の高濃度ソース層から成るソース領域と、
    前記ドレイン領域と前記ソース領域の間で前記半導体層表面の活性領域に形成されたゲート酸化膜と、
    前記ドレイン領域と前記ゲート酸化膜の間の前記半導体層表面に形成されたＬＯＣＯＳ酸化膜と、
    前記ゲート酸化膜上に前記ＬＯＣＯＳ酸化膜に跨って形成されたゲート電極と、
    前記ＬＯＣＯＳ酸化膜下に形成された第１導電型のオフセット層とを備え、
    前記電界緩和層は前記オフセット層に隣接して形成され、前記電界緩和層の不純物濃度は前記オフセット層より濃く、かつ前記高濃度ドレイン層より薄く、
    前記高濃度ドレイン層は前記電界緩和層内に形成され、かつ前記ＬＯＣＯＳ酸化膜端より離間して形成されている半導体装置。
  2. 前記ＬＯＣＯＳ酸化膜の端部から前記高濃度ドレイン層までの距離は０．８μｍ以上である請求項１に記載の半導体装置。
  3. 第１導電型のチャネルを有するオフセットドレイン型ＭＯＳトランジスタを半導体基板上に形成する半導体装置の製造方法であって、
    第２導電型の半導体層上に酸化膜を介して窒化膜を形成する工程と、
    前記半導体層上の活性領域に前記窒化膜をパターニングする工程と、
    前記窒化膜をマスクとして前記半導体層に第１導電型のオフセット層を形成する工程と、
    前記窒化膜をマスクとして前記半導体層表面にＬＯＣＯＳ酸化膜を形成する工程と、
    前記ＬＯＣＯＳ酸化膜の形成工程の後に前記窒化膜を除去する工程と、
    前記半導体層表面の活性領域にゲート酸化膜を形成する工程と、
    前記ゲート酸化膜上に前記ＬＯＣＯＳ酸化膜に跨ってゲート電極を形成する工程と、
    前記オフセット層に隣接した前記半導体層のドレイン領域に第１導電型の電界緩和層を形成する工程と、
    前記電界緩和層内に第１導電型の高濃度ドレイン層を形成し、前記第１導電型の高濃度ドレイン層に対して前記ゲート電極を挟んだ位置で前記半導体層に第１導電型の高濃度ソース層とを形成する工程とを含み、
    前記高濃度ドレイン層は前記ＬＯＣＯＳ酸化膜の端部から離間して形成されている半導体装置の製造方法。
  4. 第１導電型のチャネルを有するオフセットドレイン型ＭＯＳトランジスタと第２導電型のチャネルを有するラテラル型ＤＭＯＳトランジスタとを同一半導体基板上に形成する半導体装置の製造方法であって、
    第２導電型の半導体層内にＭＯＳトランジスタ領域とＤＭＯＳトランジスタ領域とを分離する素子分離層を形成する工程と、
    前記半導体層上に酸化膜を介して窒化膜を形成する工程と、
    前記半導体層上の活性領域に前記窒化膜をパターニングする工程と、
    前記窒化膜をマスクとして前記ＭＯＳトランジスタ領域の前記半導体層に第１導電型のオフセット層を形成する工程と、
    前記窒化膜をマスクとして前記半導体層表面にＬＯＣＯＳ酸化膜を形成する工程と、
    前記ＬＯＣＯＳ酸化膜の形成工程の後に前記窒化膜を除去する工程と、
    前記半導体層表面の活性領域にゲート酸化膜を形成する工程と、
    前記ゲート酸化膜上に前記ＬＯＣＯＳ酸化膜に跨ってゲート電極を形成する工程と、
    前記ＭＯＳトランジスタ領域の前記オフセット層に隣接した前記半導体層のドレイン領域に第１導電型の電界緩和層を形成すると同時に、前記ＤＭＯＳトランジスタ領域の前記ゲート電極に挟まれたソース領域に第１導電型のボディ層を形成する工程と、
    前記ＭＯＳトランジスタ領域において、前記電界緩和層内に第１導電型の高濃度ドレイン層を形成し、前記第１導電型の高濃度ドレイン層に対して前記ゲート電極を挟んだ位置で前記ゲート電極を挟んだ前記半導体層に第１導電型の高濃度ソース層とを形成する工程と、
    前記ＤＭＯＳトランジスタ領域において、前記ボディ層内に第２導電型の高濃度ソース層を形成し、前記第２導電型の高濃度ソース層に対して前記ゲート電極を挟んだ位置で前記半導体層に第２導電型のドレイン層とを形成する工程とを含み、
    前記ＭＯＳトランジスタ領域における前記高濃度ドレイン層は前記ＬＯＣＯＳ酸化膜の端部から離間して形成されている半導体装置の製造方法。
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