JPS62155565A - 絶縁ゲ−ト型電界効果トランジスタおよびその製造方法 - Google Patents
絶縁ゲ−ト型電界効果トランジスタおよびその製造方法Info
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- JPS62155565A JPS62155565A JP29600185A JP29600185A JPS62155565A JP S62155565 A JPS62155565 A JP S62155565A JP 29600185 A JP29600185 A JP 29600185A JP 29600185 A JP29600185 A JP 29600185A JP S62155565 A JPS62155565 A JP S62155565A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、絶縁ゲート型の電界効果１−ランリスタ（以
下、ＦＥＴという）の構造およびその製造方法に関する
。
下、ＦＥＴという）の構造およびその製造方法に関する
。
例えば、従来のＬ Ｄ Ｄ （１ｉｏｔ＋Ｈｙ ｄｏｐ
ｅｄ ｄｒａｉｎ ）ｎＭＯ３ＦＥＴの構造およびその
製造方法を第２図を参照しながら説明する。
ｅｄ ｄｒａｉｎ ）ｎＭＯ３ＦＥＴの構造およびその
製造方法を第２図を参照しながら説明する。
まず、５Ω−ｃｍのＰ型シリコン基板１の表面に熱酸化
膜２を約２００への厚みに形成し、その上に燐ドープｌ
−多結晶シリコン３を４０００人稈痕ｊ（を槓し、これ
を写真蝕刻法等によりバターニングしてゲート電極を形
成する（同図（ａ））。その撰、ボロンイオンおよびリ
ンイオンを基板１ヘイオン注入してパンデスルー防止用
のＰ一層４およびｎ２層５を形成づる（同図（ｂ））。
膜２を約２００への厚みに形成し、その上に燐ドープｌ
−多結晶シリコン３を４０００人稈痕ｊ（を槓し、これ
を写真蝕刻法等によりバターニングしてゲート電極を形
成する（同図（ａ））。その撰、ボロンイオンおよびリ
ンイオンを基板１ヘイオン注入してパンデスルー防止用
のＰ一層４およびｎ２層５を形成づる（同図（ｂ））。
次に、全表面にＣｖＤ二酸化シリコン６を３００〇八稈
度ｊｔｔ梢し、これをＲＩ Ｅでエツチングして、多結
晶シリコン３の側壁のみに二酸化シリコン６を残１（同
図（Ｃ））。次に、ゲート耐圧向−Ｆのため、多結晶シ
リコン３を酸化した後、ひ素をイオン注入してここに゛
ソース・ドレイン各領域となる０４層７を形成し、これ
でＬ Ｄ Ｄ ｎ Ｍ ＯＳ Ｆ Ｅ Ｔが出来上
がる（同図（ｄ））。
度ｊｔｔ梢し、これをＲＩ Ｅでエツチングして、多結
晶シリコン３の側壁のみに二酸化シリコン６を残１（同
図（Ｃ））。次に、ゲート耐圧向−Ｆのため、多結晶シ
リコン３を酸化した後、ひ素をイオン注入してここに゛
ソース・ドレイン各領域となる０４層７を形成し、これ
でＬ Ｄ Ｄ ｎ Ｍ ＯＳ Ｆ Ｅ Ｔが出来上
がる（同図（ｄ））。
かかる構造のＬＤＤ ＥＥＴは、ヂャネル部の不純物
ＰＭ度が低く、かつソース・ドレイン両領域（＝Ｊ近の
Ｐ型不純物の温度は凸いため（Ｐ一層４）、しきい値電
圧の基板バイアス効果を抑え、かつパンデスルー耐圧も
ｎい等の多くの利点を右する。
ＰＭ度が低く、かつソース・ドレイン両領域（＝Ｊ近の
Ｐ型不純物の温度は凸いため（Ｐ一層４）、しきい値電
圧の基板バイアス効果を抑え、かつパンデスルー耐圧も
ｎい等の多くの利点を右する。
しかし、第１図（［））に示すＪ：うに、ドレインエツ
ジからＦ！度の比較的高いＰ一層４が延びているため、
ドレインバイアスを印加した時の空乏層の広がりが抑え
られドレンエツジからピンチオフ点までの距離が短くな
るために、ドレイン側の電界が高くなってホットエレク
トロンが多く発生し、トランジスタの信頼性が悪化する
という問題が、素子の微細化に伴って大きくなって来て
いる。
ジからＦ！度の比較的高いＰ一層４が延びているため、
ドレインバイアスを印加した時の空乏層の広がりが抑え
られドレンエツジからピンチオフ点までの距離が短くな
るために、ドレイン側の電界が高くなってホットエレク
トロンが多く発生し、トランジスタの信頼性が悪化する
という問題が、素子の微細化に伴って大きくなって来て
いる。
本発明は、上記に鑑みなさ乳たもので、しきい値電圧の
基板バイアス効果が少なく、パンデスルー耐圧も高く、
かつ信頼性も高い絶縁ゲート型トＥ−ｒの構造およびこ
の構造を簡単に作ることができる製造方法を提供するこ
とを目的とする。
基板バイアス効果が少なく、パンデスルー耐圧も高く、
かつ信頼性も高い絶縁ゲート型トＥ−ｒの構造およびこ
の構造を簡単に作ることができる製造方法を提供するこ
とを目的とする。
上記目的を達成するために本発明は、ソース領域および
ドレイン領域の各一方からそれぞれゲート電極の下へ延
びた、チャネル領域と同ＩＰ電型でかつそれよりに石不
純物濃度のバンチスルー防止用の半導体層を備え、この
各半導体層のゲーＩ−電極の下へ延びた長さはソース領
域からのらのｔよ比較的長く、ドレイン領域からのもの
は比較的短いことを特徴とづる絶縁ゲート型Ｆ Ｅ Ｔ
をｌｆｉ供覆るものである。
ドレイン領域の各一方からそれぞれゲート電極の下へ延
びた、チャネル領域と同ＩＰ電型でかつそれよりに石不
純物濃度のバンチスルー防止用の半導体層を備え、この
各半導体層のゲーＩ−電極の下へ延びた長さはソース領
域からのらのｔよ比較的長く、ドレイン領域からのもの
は比較的短いことを特徴とづる絶縁ゲート型Ｆ Ｅ Ｔ
をｌｆｉ供覆るものである。
また、本発明はかかる構造の絶縁ゲート型ＦＥＴを製造
Ｊるために、半導体基体の表面にゲート電極を形成した
少に、基体表面に対し、この基体と同心電型の不純物イ
オンを、ソース領域側へ傾斜した入用角度で注入Ｊる１
稈を備えたことを特徴と１−る絶縁ゲート型電界効果ト
ランジスタの製造方法を提供するｂのである。
Ｊるために、半導体基体の表面にゲート電極を形成した
少に、基体表面に対し、この基体と同心電型の不純物イ
オンを、ソース領域側へ傾斜した入用角度で注入Ｊる１
稈を備えたことを特徴と１−る絶縁ゲート型電界効果ト
ランジスタの製造方法を提供するｂのである。
以下、本発明に係る絶縁ゲート型Ｆ Ｅ Ｔの一実施例
の断面構造をその製造過程に従って示した第１図（ａ）
〜（ｄ）を参照して本発明を説明する。
の断面構造をその製造過程に従って示した第１図（ａ）
〜（ｄ）を参照して本発明を説明する。
尚、同図において第２図と同一物には同一符号を付しで
ある。
ある。
まず、第２図の場合と同様に、５Ω−ｃｍのＰ型シリコ
ン基板１の表面に熱酸化膜２を約２００への厚みに形成
し、その上に燐ドープト多結晶シリコン３を４０００人
程麿の厚みに１１１積し、これを写真蝕刻法等によりパ
ターニングしてチャネル領域８となるべきところに対応
する位置にゲート電極を形成する（第１図（ａ））。そ
の後、基板１の表面に対して、リンをほぼ垂直方向から
イオン注入し、またボロンをソース領域を形成η゛べき
側へ例えば４５°だけ傾斜した入射角度でイオン注入し
てＬＤＤ用のｎ一層５および基板１より高不純物園度の
パンチスルー防止用のＰ一層４を形成する（同図（ｂ）
）。このとき、ボロンイオンがソース領域側へ傾いた方
向から注入されることにより、ソース領域側には多くの
ボ【コンイオンが注入されソース領域側のＰ一層４Ｓは
ゲート電極（多結晶シリコンＳ）の下へ長く延び、また
ドレイン領域側はゲート電極の影となるためイオンはあ
まり注入されずドレイン領域側のＰ一層４．の延びはｎ
一層よりも短くなる。次に、全表面にＣＶＤ二酸化シリ
コン６を３０００人程度０厚みに堆積し、これをＲＩＥ
でエツチングして、多結晶シリコン３の側壁のみに二酸
化シリコン６を残す（同図（Ｃ））。その後、ゲート耐
圧向上のため、多結晶シリコン３を酸化した後、ひ素を
イオン注入してソース・ドレイン各領域となるｎ＋層７
．７ｄを形成し、これで本発明の特徴を備えたＬＤＤ
ｎＭＯ３ＦＥＴが製作される（同図（ｄ））。
ン基板１の表面に熱酸化膜２を約２００への厚みに形成
し、その上に燐ドープト多結晶シリコン３を４０００人
程麿の厚みに１１１積し、これを写真蝕刻法等によりパ
ターニングしてチャネル領域８となるべきところに対応
する位置にゲート電極を形成する（第１図（ａ））。そ
の後、基板１の表面に対して、リンをほぼ垂直方向から
イオン注入し、またボロンをソース領域を形成η゛べき
側へ例えば４５°だけ傾斜した入射角度でイオン注入し
てＬＤＤ用のｎ一層５および基板１より高不純物園度の
パンチスルー防止用のＰ一層４を形成する（同図（ｂ）
）。このとき、ボロンイオンがソース領域側へ傾いた方
向から注入されることにより、ソース領域側には多くの
ボ【コンイオンが注入されソース領域側のＰ一層４Ｓは
ゲート電極（多結晶シリコンＳ）の下へ長く延び、また
ドレイン領域側はゲート電極の影となるためイオンはあ
まり注入されずドレイン領域側のＰ一層４．の延びはｎ
一層よりも短くなる。次に、全表面にＣＶＤ二酸化シリ
コン６を３０００人程度０厚みに堆積し、これをＲＩＥ
でエツチングして、多結晶シリコン３の側壁のみに二酸
化シリコン６を残す（同図（Ｃ））。その後、ゲート耐
圧向上のため、多結晶シリコン３を酸化した後、ひ素を
イオン注入してソース・ドレイン各領域となるｎ＋層７
．７ｄを形成し、これで本発明の特徴を備えたＬＤＤ
ｎＭＯ３ＦＥＴが製作される（同図（ｄ））。
かかる構造のＬＤＤ ｎＭＯ３ＦＥＴの特徴は、パン
チスルー防止用Ｐ １４ ．４ｄのうちソース領域側
のもの４．はゲート電極（多結晶シリコン３）とのオー
バーラツプ部分が長く、ドレイン領域側のもの４ｄのそ
れは短いところにある。
チスルー防止用Ｐ １４ ．４ｄのうちソース領域側
のもの４．はゲート電極（多結晶シリコン３）とのオー
バーラツプ部分が長く、ドレイン領域側のもの４ｄのそ
れは短いところにある。
つまり、このＦＥＴはソース領域側の方がトレイン領域
側よりｂ濃いＰ型不純物層を有していることになる。こ
のため、このＦＥＴを五極管動作させてドレイン電圧を
上げると、ドレイン領域側の空乏層がより延び易いため
に、トレイン領域近（力の電界が緩和されホットエレク
トロンの発生が低減され、よってトランジスタの信頼性
の悪化を防ぐことができる。また、ドレイン領域側の空
乏層が延びて行っても、ソース領域側の濃いＰ一層４
のためにソース領域付近で空乏層の延びは止まり、よっ
てパンチスルーも防ぐことができる。
側よりｂ濃いＰ型不純物層を有していることになる。こ
のため、このＦＥＴを五極管動作させてドレイン電圧を
上げると、ドレイン領域側の空乏層がより延び易いため
に、トレイン領域近（力の電界が緩和されホットエレク
トロンの発生が低減され、よってトランジスタの信頼性
の悪化を防ぐことができる。また、ドレイン領域側の空
乏層が延びて行っても、ソース領域側の濃いＰ一層４
のためにソース領域付近で空乏層の延びは止まり、よっ
てパンチスルーも防ぐことができる。
しかも、チャネル領域８の不純物濃度は薄いので、しき
い値電圧の基板バイアス効果も防ぐことができるのであ
る。
い値電圧の基板バイアス効果も防ぐことができるのであ
る。
また、かかる長さの異なるＰ一層４．４ｄを形成するた
めに、ゲート電極の形成後に、ソース領域側へ傾斜した
方向から基板表面へイオン注入を行うという上述の方法
は、マスクなどを用いる方法に比較して、第２図に示し
た従来のＦＥＴの製造工程をそのまま利用して行えると
いう点で大きなメリットを有するものである。尚、上記
実施例ではイオン注入の入射角度を４５°としたが、こ
の角度に限られるわけではなく、ドレイン領域側のＰ一
層４ｄのゲート電極とのオーバーラツプ長が必要な短さ
、例えばｎ一層５のそれより短くなるような入射角度で
あればよい。
めに、ゲート電極の形成後に、ソース領域側へ傾斜した
方向から基板表面へイオン注入を行うという上述の方法
は、マスクなどを用いる方法に比較して、第２図に示し
た従来のＦＥＴの製造工程をそのまま利用して行えると
いう点で大きなメリットを有するものである。尚、上記
実施例ではイオン注入の入射角度を４５°としたが、こ
の角度に限られるわけではなく、ドレイン領域側のＰ一
層４ｄのゲート電極とのオーバーラツプ長が必要な短さ
、例えばｎ一層５のそれより短くなるような入射角度で
あればよい。
また、本発明に係るＦＥＴの構造およびその製造方法は
、ＬＤＤ ＭＯＳ ＦＥＴに限られるわけではなく
、もちろんＧＤＤなどの他のドレイン・ソース構造を持
つＦ Ｅ ＴやＭＯ８以外の他の絶縁ゲート型ＦＥＴに
も適用でき、その場合にも上記と同様の効果を得ること
ができる。
、ＬＤＤ ＭＯＳ ＦＥＴに限られるわけではなく
、もちろんＧＤＤなどの他のドレイン・ソース構造を持
つＦ Ｅ ＴやＭＯ８以外の他の絶縁ゲート型ＦＥＴに
も適用でき、その場合にも上記と同様の効果を得ること
ができる。
以上説明したように、本発明によれば、ソース領域およ
びドレイン領域のそれぞれに設けられたパンチスルー防
止用の半導体層のゲート電極とのオーバーラツプ長を、
ソース領域側のものは長く、ドレイン領域側のものは短
くしているために、パンチスルーやしきい値電圧の基板
バイアス効果を防止できるという従来からの効果に加え
て、ホットエレクトロンによる信頼性の悪化も防止でき
るという効果が得られる。
びドレイン領域のそれぞれに設けられたパンチスルー防
止用の半導体層のゲート電極とのオーバーラツプ長を、
ソース領域側のものは長く、ドレイン領域側のものは短
くしているために、パンチスルーやしきい値電圧の基板
バイアス効果を防止できるという従来からの効果に加え
て、ホットエレクトロンによる信頼性の悪化も防止でき
るという効果が得られる。
また、本発明の製造方法のよれば、ゲート電極形成後に
ソース領域側へ傾斜した入射角度で基体表面へイオン注
入を行うことにより、ソース領域側とドレイン領域側と
で長さの異なるパンチスルー防止用の半導体層を形成す
るようにしているので、従来からのＦＥＴの製造工程を
そのまま利用して上記構造のＦＥＴを簡単に作ることが
できるという効果が得られる。
ソース領域側へ傾斜した入射角度で基体表面へイオン注
入を行うことにより、ソース領域側とドレイン領域側と
で長さの異なるパンチスルー防止用の半導体層を形成す
るようにしているので、従来からのＦＥＴの製造工程を
そのまま利用して上記構造のＦＥＴを簡単に作ることが
できるという効果が得られる。
第１図は本発明に係る絶縁ゲート型ＦＥＴの一実施例の
構造をその製造過程に従って示した断面図、第２図は従
来のＬＤＤ ＭＯＳ ＦＥＴの構造をその製造過程
に従って示した断面図である。 １・・・Ｐ！￥！基板、２・・・熱酸化膜、３・・・燐
ドープト多結晶シリコン（ゲート’Ｆｚｈ ） 、４
、４ ｄ・・・パンチスルー防止用Ｐ一層、５・・・
ｎ一層、６・・・ＣＶＤ二酸化シリコン、７．・・・ｎ
層（ソース領域）、７ｄ・・・ｎ 層（ドレイン領域
）、８・・・チャネル領域。 出願人代理人 佐 藤 −離 乳 １ 図
構造をその製造過程に従って示した断面図、第２図は従
来のＬＤＤ ＭＯＳ ＦＥＴの構造をその製造過程
に従って示した断面図である。 １・・・Ｐ！￥！基板、２・・・熱酸化膜、３・・・燐
ドープト多結晶シリコン（ゲート’Ｆｚｈ ） 、４
、４ ｄ・・・パンチスルー防止用Ｐ一層、５・・・
ｎ一層、６・・・ＣＶＤ二酸化シリコン、７．・・・ｎ
層（ソース領域）、７ｄ・・・ｎ 層（ドレイン領域
）、８・・・チャネル領域。 出願人代理人 佐 藤 −離 乳 １ 図
Claims (1)
- 【特許請求の範囲】 １、第１導電型の比較的低不純物濃度の半導体基体の表
面にチャネル領域をはさんで形成された第２導電型のソ
ース領域およびドレイン領域、ならびに前記チャネル領
域の上に絶縁膜を介して形成されたゲート電極とを有す
るものにおいて、前記ソース領域およびドレイン領域の
各一方からそれぞれ前記ゲート電極の下へ延びたパンチ
スルー防止用の前記第１導電型の比較的高不純物濃度の
半導体層を備え、この各半導体層のゲート電極の下へ延
びた長さは前記ソース領域からのものは比較的長く、前
記ドレイン領域からのものは比較的短いことを特徴とす
る絶縁ゲート型電界効果トランジスタ。 ２、第１導電型の比較的低不純物濃度の半導体基体のチ
ャネル領域とすべき部分の上に絶縁膜を介してゲート電
極を形成する工程と、前記基体の表面に前記チャネル領
域をはさんで第２導電型のソース領域およびドレイン領
域を形成する工程とを有する電界効果トランジスタの製
造方法において、 前記ソース領域およびドレイン領域の各一方からそれぞ
れ前記ゲート電極の下へ延びた、パンチスルー防止用の
前記第１導電型の比較的高不純物濃度の半導体層を形成
する工程であつて、前記半導体層のうち前記ソース領域
からのものは比較的長く、前記ドレイン領域からのもの
は比較的短く延びるようにするために、前記ゲート電極
の形成後に、前記基体の表面に対して前記第１導電型の
不純物イオンを、前記ソース領域の側へ傾斜した入射角
度で注入する工程を備えたことを特徴とする絶縁ゲート
型電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60296001A JPH0789587B2 (ja) | 1985-12-27 | 1985-12-27 | 絶縁ゲート型電界効果トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60296001A JPH0789587B2 (ja) | 1985-12-27 | 1985-12-27 | 絶縁ゲート型電界効果トランジスタおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62155565A true JPS62155565A (ja) | 1987-07-10 |
| JPH0789587B2 JPH0789587B2 (ja) | 1995-09-27 |
Family
ID=17827843
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| JP60296001A Expired - Fee Related JPH0789587B2 (ja) | 1985-12-27 | 1985-12-27 | 絶縁ゲート型電界効果トランジスタおよびその製造方法 |
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1985
- 1985-12-27 JP JP60296001A patent/JPH0789587B2/ja not_active Expired - Fee Related
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