JPH0294444A

JPH0294444A - 半導体装置の製造方法

Info

Publication number: JPH0294444A
Application number: JP24386288A
Authority: JP
Inventors: Hideki Satake; 秀喜佐竹; Toshihiko Hamazaki; 浜崎　利彦
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1988-09-30
Filing date: 1988-09-30
Publication date: 1990-04-05

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の目的〕（産業上の利用分野）本発明は、集積回路を形成するバイポーラトランジスタ
、特に、低注入領域におけるトランジスタ動作の高速化
をはかったバイポーラトランジスタの製造方法に関する
。

（従来の技術）高速なスイッチング特性および低消費電力性能を有する
バイポーラトランジスタ構造設計の、基本的な指針は、
浅い垂直接合構造と小さな水平幾何構造を実現すること
である。特に・パイボーラトランジスタの高注入動作時
には、注入電流に応じて１見かけ上ベース幅が広がる、
いわゆる力一り効果が存在し、高速動作性能を低下させ
る主原因となっており、このカーク効果の低減が重要で
あると考えられてきている。

前記カーク効果を抑制するための、ひとつの考え方は、
コレクタ領域の濃度を増加させて、ベース／コレクタ間
の空乏層の伸びを抑えることである。この点に関しては
既に、２種の技術が広く知られている。まず、特公昭５
１−５７５３号に第２図に示すようなプレーナ型バイポ
ーラトランジスタが提案されている。このトランジスタ
の特徴は、コレクタ領域がトランジスタ下方に位置する
低比抵抗の埋め込み領域７４と〜エミッタ領域７１の直
下に位置する内部コレクタ領域７５の側方周囲に位置す
る外部コレクタ領域７６からなり、内部コレクタ領域７
５は低比抵抗領域７４から、エミ、り領域７１に向かっ
て突出し、外部コレクタ領域７６よシ低比抵抗であるこ
とにある。なお、７２は内部ベース領域、７３は外部ベ
ース領域である。

また、１９８７年に発表された小中らの論文（１ｇｔｈ
Ｃｏｎｆｅｒｅｎｃｅ　　ｏｎ　５ｏｌｉｄ　５ｔａｔ
ｅ　Ｄｅｖｉｃｃｓａｎｄ　Ｍａｔｅｒｉａｌｓ　ｐｐ
、　３３１−３３４．１９８７）では、＠３図に示すよ
うなプレーナ型バイポーラトランジスタの構造が提案さ
れている。このトランジスタの特徴は、コレクタ領域が
トランジスタ下方部に位置する低比抵抗の埋め込み領域
７４ａとエミッタ領域７１ａの直下でベース領域７２ａ
に接し、埋め込み領域７４ａから離して位置し、エミッ
タ領域７１ａの幅と比較して、広い低比抵抗の内部コレ
クタ領域７５ａと、この内部コレクタ領域７５ａの側方
および下方の周囲に位置し埋め込み領域７４ａおよび内
部コレクタ領域７５ａに比して、高抵抗の外部コレクタ
領域７６ａとにより構成されることにある。

上記２種のトランジスタ構造は、いずれもカーク効果の
低減を目的として提案されたものであることは言うまで
もなく、さらに、ベース／コレクタ接合部に比較的高濃
度に不純物を添加したｐｎ接合を用いることによって接
合Ｂ量が増加するため、トランジスタ動作速度は、反対
に低下するという欠点、および、内部ベースから外部ベ
ースにいたる領域での、抵抗が高くなるという欠点があ
ったＯ（発明が解決しようとする課題）このように、従来のバイポーラトランジスタでは、ベー
ス／コレクタ接合部に高濃度に不純物をドープした、ｐ
ｎ接合を用いることによシ、カーク効果を抑制すること
はできるが、接合容量の増加に伴い、低注入領域でのト
ランジスタ動作速度が低下する問題があったっ本発明は、この点を考慮してなされたもので、カーク効
果を抑制し、かつ低注入から高注入まで幅広い領域にわ
たるトランジスタ動作速度を大幅に改警することができ
、さらに、トランジスタ回路の遅延時間に大きな影響を
及ぼすベース抵抗の低減化をはかり得るバイポーラトラ
ンジスタを容易、かつ確実に得ることのできる、新規な
バイポーラトランジスタの製造方法を提供することにあ
る。

〔発明の構成〕

（課題を解決するだめの手段）本発明による半導体装置の製造方法の要旨は、半導体基
板上に形成された第１の堆積膜もしくは半導体酸化膜の
一部をエツチングして、凹部を設けた後口部表面に酸化
膜を形成後、第２の堆積膜を堆積して、エツチングし、
凹部側壁部にのみ、第２の堆積膜を残存させて、イオン
注入により、半導体基板内部に第１の不純物層を形成す
る工程と、次いで、残存した第２の堆積膜を剥離した後
、イオン注入もしくは拡散によって、第１の不純物層よ
りも平行方向幅が広くなるように、第２の不純物層を形
成する工程を行なうことにある。

（作用）本発明によれば、内部埋め込みコレクタ領域の幅を、エ
ミツタ幅よりも狭くすることにより、トランジスタ真性
領域において生ずるカーク効果を抑制するとともに、周
辺領域におけるトランジスタ動作と無関係なｐｎ接合容
量を低減することが可能となり、従来よりも、スイッチ
ング速度が大幅に向上する素子を、容易かつ確実に得る
ことができる。

（実施例）本発明による一実施例を図面を用いて、詳細に説明する
。

まず、第１図（ａ）に示すように、ｎ型Ｓ＋エピタキシ
ャル基板１１上に酸化膜１２１と窒化膜１２２からなる
積層絶縁膜１２を形成し、この上にメロンをドープした
第１層多結晶シリコン膜１３を４００ＯＡの厚さに堆積
する。次いで、第１図（ｂ）に示すように、多結晶シリ
コン膜１３上にフォトレジスト１４を塗布し、このレジ
ストをバターニングした後、反応性イオンエツチング法
により、多結晶シリコン膜１３をエツチングして、開口
を形成する。続いて、第１図（Ｃ）に示すように、フォ
トレジスト１４を除去した後、熱酸化を行なって、多結
晶シリコン膜１３の表面に酸化膜１５を形成する。

その後、第１図（ｄ）に示すように、窒化膜１２２およ
び酸化膜１２１をアンダーカット部１６が生ずるように
エツチングする。次いで、第１図ｆｅ）に示すように、
アンドープの第２多結晶シリコン膜１７を、アンダーカ
ット部１６が埋まるように形成する。この多結晶シリコ
ン膜１７の形成には、例えばＣＶＤ法を用いる。さらに
、第１図（ｆ）に示すように、高温熱処理により、多結
晶シリコン膜１３中のボロンを多結晶シリコン膜１７の
一部に拡散させ、さらに、基板１１に拡散させてｐ型の
外部ベース領域１８を形成する。このとき、第２層多結
晶シリコン膜１７は、アンダーカット部１６の領域１７
２にボロンがドープされ、それ以外の領域１７１は、ア
ンドープのまま保たれる。

次いで、ヒドラジンを混入させたエツチング液を用いて
、第１図（ｇ）に示すように、多結晶シリコン膜１７の
アンドープ領域１７１を選択的にエツチング除去して、
基板面を露出させる。続いて、第１図Φ）に示すように
熱酸化して、基板露出面および多結晶シリコン膜表面に
それぞれ酸化膜１９１．１９２を形成する。その後、メ
ロンの注入により内部ベース領域２０を形成する。次い
で、アンドープの多結晶シリコン膜を全面に堆積させた
後、異方性のエツチングにより、第１図（＋）に示すよ
うに、サイドウオール２１を残して多結晶シリコン膜を
除去して、基板表面直−Ｆの薄い酸化膜１９１表面を露
出させる。

その後、第１図（ハに示すように、基板内部に燐イオン
を注入して計則内部埋め込みコレクタ領域２２を形成す
る。次いで、第１図（ｋ）に示すように、高選択性のエ
ツチングにより、サイドウオール２１を除去した後、基
板表面直上の薄い酸化膜１９１を、ＨＦ’によりエツチ
ング除去して、基板露出面を形成する。この際、基板露
出面の幅ｌ、は、第１図（ｉ）の前記防い酸化膜表面９
幅１１より広くなっていもさらに、砒素をドープした第
３層多結晶シリコン膜２３を堆積してパターン形成し、
熱処理を行なって、砒素を基板に拡散させ、慴型のエミ
ッタ領域２４を形成する。このとき、前記酸化膜表面の
幅ｌ、よりも基板露出面の幅ｌ、の方が広いことから、
内部埋め込みコレクタ領域２２０幅は、エミッタ領域２
４の幅よりも狭くなっている。

これ以降は、第１図（１）に示すように、酸化膜１９２
にフンタクト孔を形成し、Ａｌを堆積パターニングして
、ベース電極２５１およびエミッタ電極２５２を形成す
ることによシ、バイポーラトランジスタが完成する。こ
のようにして形成されたバイポーラトランジスタであれ
ば、カーク効果を抑制するための高濃度不純物領域（２
２）の基板水平方向の幅を、ベース／エミッタ接合の幅
よりも狭くなるように形成されているので、カーク効果
を抑制しつつ、接合容量の増加を最低限に抑えられ、広
い注入領域にわたって、動作速度を大幅に改善できる素
子を、容易かつ確実に得ることができる。

〔発明の効果〕

以上述べたように本発明によれば従来よりもスイッチン
グ速度が大幅に向上した素子を容易かつ確実に得ること
ができる。

【図面の簡単な説明】

第１図は、本発明による一実施例を説明するだめの工程
断面図、第２図および第３図は、従来構造を示す模式図
である。１・・・基板、　　　　　１２・・・積層絶縁膜、３・
・・多結晶シリコン膜、４・・・フォトレジスト、５．１９・・・熱酸化膜、６・・・アンダーカット部１７・・・第２層多結晶シリコン膜、８．７３・・・外部ベース領域、０．７２・・・内部ペース領域、１・・・サイドウオール１２・・・内部埋め込みコレクタ領域、３・・・第３層多結晶シリコン膜、４．７１・・・エミッタ領域、５・・・電極、４・・・低比抵抗埋め込み領域、５・・・内部コレクタ領域、６・・・外部コレクタ領域。代理人　弁理士　則　近　憲　佑同　　　　　　松　　山　　光　２第図

Claims

【特許請求の範囲】

（１）半導体基板上に積層された膜を形成した後、前記
基板表面の一部が露出するように前記膜を部分的に除去
し、凹部を形成する工程と、前記露出された半導体基板
に基板と逆導電型の第１の不純物層を形成する工程と、
その後全面に酸化膜を形成し、さらに全面に前記酸化膜
とは材質の異なる堆積膜を形成して、前記酸化膜および
堆積膜により前記凹部を埋め込んだ後、異方性エッチン
グにより前記堆積膜を前記酸化膜が形成された凹部の側
壁に残存させるようにエッチング除去する工程と、その
後前記堆積膜をマスクとしたイオン注入により前記第１
の不純物層と基板の界面に基板と同導電型の第２の不純
物層を形成する工程と、次いで前記堆積膜を除去した後
、イオン注入もしくは不純物を添加した多結晶シリコン
膜からの拡散によって前記第１の不純物層内の前記第２
の不純物層上に前記第２の不純物層よりも平行方向の幅
が広くなるように基板と同導電型の不純物層を形成する
工程を含む半導体装置の製造方法。
（２）前記第１、第２および第３の不純物層をそれぞれ
ベース、コレクタおよびエミッタとして形成することを
特徴とする請求項１記載の半導体装置の製造方法。