JPH0334378A - Ｍｏｓ型電界効果トランジスタ - Google Patents
Ｍｏｓ型電界効果トランジスタInfo
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- JPH0334378A JPH0334378A JP16945689A JP16945689A JPH0334378A JP H0334378 A JPH0334378 A JP H0334378A JP 16945689 A JP16945689 A JP 16945689A JP 16945689 A JP16945689 A JP 16945689A JP H0334378 A JPH0334378 A JP H0334378A
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- Japan
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- gate
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- Pending
Links
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＭＯＳ型電界効果トランジスタに関する。
ＭＯ３型トランジスタは、バイポーラ型トランジスタに
比して高集積化に適し、特に大容量メモリデバイスに広
く使用されている。しがしながら、メモリデバイスを更
に大容量高集積化するには通常の平面的な構造よりも平
面積利用効率の高い三次元的な構造のＭＯ３型トランジ
スタが望ましい。
比して高集積化に適し、特に大容量メモリデバイスに広
く使用されている。しがしながら、メモリデバイスを更
に大容量高集積化するには通常の平面的な構造よりも平
面積利用効率の高い三次元的な構造のＭＯ３型トランジ
スタが望ましい。
従来、三次元構造のＭＯ８型トランジスタはいくつか提
案されているが、代表的なものに溝内にソース、ドレイ
ン、チャネルを形成した縦型ＭＯＳトランジスタがある
。縦型ＭＯＳ）ランジスタについては、例えばアイイー
デイエム（ＩＥＤＭ）１９８５年、予稿集、７１４〜７
１７頁に記載されている。
案されているが、代表的なものに溝内にソース、ドレイ
ン、チャネルを形成した縦型ＭＯＳトランジスタがある
。縦型ＭＯＳ）ランジスタについては、例えばアイイー
デイエム（ＩＥＤＭ）１９８５年、予稿集、７１４〜７
１７頁に記載されている。
第３図は従来の縦型ＭＯＳトランジスタの一例の断面図
である。
である。
Ｐ型シリコン基板１に後でソース領域、チャネル領域と
なるＮ型層、Ｐ型層を形成し、フィールド酸化膜８を形
成する。イオン注入法等により表面にＮ型層を形成した
後、素子間分離溝５を掘る。ゲート酸化膜６、ゲート電
極７を形成することにより、Ｎ型ソース領域２、Ｐ型チ
ャネル領域３、Ｎ型ドレイン領域４、ゲート電極７から
成る縦型ＭＯＳトランジスタが構成される。
なるＮ型層、Ｐ型層を形成し、フィールド酸化膜８を形
成する。イオン注入法等により表面にＮ型層を形成した
後、素子間分離溝５を掘る。ゲート酸化膜６、ゲート電
極７を形成することにより、Ｎ型ソース領域２、Ｐ型チ
ャネル領域３、Ｎ型ドレイン領域４、ゲート電極７から
成る縦型ＭＯＳトランジスタが構成される。
上述した従来の縦型ＭＯＳトランジスタは、第３図から
分るように、平面的な活性領域内に縦型のチャネルを形
成するための溝５を設けていた。
分るように、平面的な活性領域内に縦型のチャネルを形
成するための溝５を設けていた。
この溝の開孔面積は活性領域の面積（ドレインの平面積
）を減少させ、平面積利用効率を低下させるという欠点
がある。また、従来の縦型トランジスタでは素子間を電
気的に分離するのになんらかの素子量分Ｍｎ４造を必要
とする（第３図ではフィールド酸化膜８による分離〉。
）を減少させ、平面積利用効率を低下させるという欠点
がある。また、従来の縦型トランジスタでは素子間を電
気的に分離するのになんらかの素子量分Ｍｎ４造を必要
とする（第３図ではフィールド酸化膜８による分離〉。
この素子間分離用の非活性領域の面積もトランジスタを
高集積化する上での大きな障害となる。
高集積化する上での大きな障害となる。
本発明のＭＯ３型電界効果トランジスタは、半導体基板
上にソース領域、チャネル領域及びドレイン領域が積層
されて成る活性領域と、前記活性領域のうちの少くとも
上から二層までの領域を分−離するように形成された溝
と、前記溝の側壁でありかつ前記活性領域の側壁である
部分に設けられたゲート絶縁膜と、前記ゲート絶縁膜上
に形成されたゲート電極とを含んで構成される。
上にソース領域、チャネル領域及びドレイン領域が積層
されて成る活性領域と、前記活性領域のうちの少くとも
上から二層までの領域を分−離するように形成された溝
と、前記溝の側壁でありかつ前記活性領域の側壁である
部分に設けられたゲート絶縁膜と、前記ゲート絶縁膜上
に形成されたゲート電極とを含んで構成される。
次に、本発明について図面を参照して説明する。
第１図（ａ）、（ｂ）は本発明の一実施例の平面図及び
Ａ−Ａ’線断面図である。
Ａ−Ａ’線断面図である。
Ｐ型シリコン基板１の上にＮ型ソース領域２、Ｐ型チャ
ネル領域３、Ｎ型ドレイン領域４を形成し、各々のトラ
ンジスタを素子間分離用溝５によって分離する。露出し
たシリコン表面を熱酸化してゲート酸化膜６を形成する
。次に、溝の側壁にＮ型多結晶シリコンでゲート電極を
形成する。後は通常の方法に従って眉間絶縁膜、ソース
、ドレイン、ゲートの各電極引き出し用のコンタクト及
び金属配線等を形成して完成させる。
ネル領域３、Ｎ型ドレイン領域４を形成し、各々のトラ
ンジスタを素子間分離用溝５によって分離する。露出し
たシリコン表面を熱酸化してゲート酸化膜６を形成する
。次に、溝の側壁にＮ型多結晶シリコンでゲート電極を
形成する。後は通常の方法に従って眉間絶縁膜、ソース
、ドレイン、ゲートの各電極引き出し用のコンタクト及
び金属配線等を形成して完成させる。
本実施例のトランジスタは、表面反転層型ＭＯＳトラン
ジスタとして動作する。
ジスタとして動作する。
次に、この実施例の製造方法を説明する。
第２図（ａ）〜（ｃ）は第１図に示す実施例の製造方法
を説明するための工１程順に示した断面図である。
を説明するための工１程順に示した断面図である。
まず、第２図に示すように、面指数（１００）のＰ型シ
リコン基板１の上にＮ型不純物であるヒ素を５Ｘ１０１
５／−のドーズ量でイオン打込みしてＮ型ソース領域２
を形成する０通常のエピタキシャル成長性により比抵抗
１Ω・０で厚さ２μｍのＰ型シリコン層を成長させＰ型
チャネル領域３とする。ヒ素を５Ｘ１０１５／−のドー
ズ量でイオン打込みしてＮ型ドレイン領域４を順次形成
する。
リコン基板１の上にＮ型不純物であるヒ素を５Ｘ１０１
５／−のドーズ量でイオン打込みしてＮ型ソース領域２
を形成する０通常のエピタキシャル成長性により比抵抗
１Ω・０で厚さ２μｍのＰ型シリコン層を成長させＰ型
チャネル領域３とする。ヒ素を５Ｘ１０１５／−のドー
ズ量でイオン打込みしてＮ型ドレイン領域４を順次形成
する。
次に、第２図（ｂ）に示すように、活性領域を分離する
ための素子間分離溝５を形成する。この講の形成はホト
レジストをマスクとして通常の反応性イオンエツチング
（ＲＩＥ）技術を用いて形成した。ここで渭５の深さは
Ｎ型ソース領域２に達するだけの深さ約２，５μｍに設
定される。
ための素子間分離溝５を形成する。この講の形成はホト
レジストをマスクとして通常の反応性イオンエツチング
（ＲＩＥ）技術を用いて形成した。ここで渭５の深さは
Ｎ型ソース領域２に達するだけの深さ約２，５μｍに設
定される。
次に、第２図（ｃ）に示すように、９００℃のスチーム
雰囲気中で熱酸化して厚さ２０ｎｍのゲート酸化膜６を
形成する。次いで全面に４００ｎｍの厚さに多結晶シリ
コン膜７ａを成長させ、リンを添加する。
雰囲気中で熱酸化して厚さ２０ｎｍのゲート酸化膜６を
形成する。次いで全面に４００ｎｍの厚さに多結晶シリ
コン膜７ａを成長させ、リンを添加する。
次いで、異方性の強いドライエツチング技術により多結
晶シリコン膜７ａを全面エツチングして活性領域の側壁
にのみ多結晶シリコンのゲート電極７を残すと、第１図
の（ａ）、（ｂ）に示す構造を得る。
晶シリコン膜７ａを全面エツチングして活性領域の側壁
にのみ多結晶シリコンのゲート電極７を残すと、第１図
の（ａ）、（ｂ）に示す構造を得る。
上記実施例はチャネル領域をＰ型としたが、Ｎ型にした
縦型ＭＯＳトランジスタに対しても本発明を適用するこ
とができる。このトランジスタは、いわゆる埋込チャネ
ル型のＭＯＳトランジスタと類似の動作をする。ゲート
電極の電位がＯＶ（或は低電位）の場合には、ワークフ
ァンクションの違いによりチャネル領域４中に側面のゲ
ート電極側からバルク中央に向って空乏層が広がる。
縦型ＭＯＳトランジスタに対しても本発明を適用するこ
とができる。このトランジスタは、いわゆる埋込チャネ
ル型のＭＯＳトランジスタと類似の動作をする。ゲート
電極の電位がＯＶ（或は低電位）の場合には、ワークフ
ァンクションの違いによりチャネル領域４中に側面のゲ
ート電極側からバルク中央に向って空乏層が広がる。
チャネル中のＮ型不純物濃度と、チャネル領域のバルク
の寸法を適当に設定すれば、ゲート側がら広がった空乏
層が継がり、チャネルを完全にカットオフする。逆に、
フラットバンド電圧以上の高電圧を印加すれば、空乏層
が縮み、蓄積層型のチャネルが形成されて導通する。
の寸法を適当に設定すれば、ゲート側がら広がった空乏
層が継がり、チャネルを完全にカットオフする。逆に、
フラットバンド電圧以上の高電圧を印加すれば、空乏層
が縮み、蓄積層型のチャネルが形成されて導通する。
以上説明したように、本発明は、活性領域分離用の溝と
縦型ＭＯＳトランジスタのチャネルを形成するための溝
を共用するから、素子間分離のための余分な非活性領域
を必要としない、このために、従来装置に比して平面的
な集積度を向上できるという効果を有する。
縦型ＭＯＳトランジスタのチャネルを形成するための溝
を共用するから、素子間分離のための余分な非活性領域
を必要としない、このために、従来装置に比して平面的
な集積度を向上できるという効果を有する。
第１図（ａ）、（ｂ）は本発明の一実施例の平面図及び
Ａ−Ａ’線断面図、第２図（ａ）〜（Ｃ）は第１図（ａ
）、（ｂ）に示す実施例の製造方法を説明するための工
程順に示した断面図、第３図は従来の縦型ＭＯＳ）ラン
ジスタの一例の断面図である。 １・・・Ｐ型シリコン基板、２・・・Ｎ型ソース領域、
３・・・Ｐ型チャネル領域、４・・・Ｎ＋型トドレイン
領域５・・・素子間分離用溝、６・・・ゲート酸化膜、
７・・・ゲート電極、７ａ・・・多結晶シリコン膜。
Ａ−Ａ’線断面図、第２図（ａ）〜（Ｃ）は第１図（ａ
）、（ｂ）に示す実施例の製造方法を説明するための工
程順に示した断面図、第３図は従来の縦型ＭＯＳ）ラン
ジスタの一例の断面図である。 １・・・Ｐ型シリコン基板、２・・・Ｎ型ソース領域、
３・・・Ｐ型チャネル領域、４・・・Ｎ＋型トドレイン
領域５・・・素子間分離用溝、６・・・ゲート酸化膜、
７・・・ゲート電極、７ａ・・・多結晶シリコン膜。
Claims (1)
- 半導体基板上にソース領域、チャネル領域及びドレイン
領域が積層されて成る活性領域と、前記活性領域のうち
の少くとも上から二層までの領域を分離するように形成
された溝と、前記溝の側壁でありかつ前記活性領域の側
壁である部分に設けられたゲート絶縁膜と、前記ゲート
絶縁膜上に形成されたゲート電極とを含むことを特徴と
するＭＯＳ型電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16945689A JPH0334378A (ja) | 1989-06-29 | 1989-06-29 | Ｍｏｓ型電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16945689A JPH0334378A (ja) | 1989-06-29 | 1989-06-29 | Ｍｏｓ型電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0334378A true JPH0334378A (ja) | 1991-02-14 |
Family
ID=15886926
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16945689A Pending JPH0334378A (ja) | 1989-06-29 | 1989-06-29 | Ｍｏｓ型電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0334378A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5315143A (en) * | 1992-04-28 | 1994-05-24 | Matsushita Electric Industrial Co., Ltd. | High density integrated semiconductor device |
| JP2009038201A (ja) * | 2007-08-01 | 2009-02-19 | Elpida Memory Inc | 半導体装置および半導体装置の製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61263152A (ja) * | 1985-05-15 | 1986-11-21 | Nippon Texas Instr Kk | マスクｒｏｍ装置 |
| JPS6231167A (ja) * | 1985-07-30 | 1987-02-10 | イ−トン コ−ポレ−シヨン | バイポ−ラのオン状態を有する双方向性電力ｆｅｔ |
-
1989
- 1989-06-29 JP JP16945689A patent/JPH0334378A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61263152A (ja) * | 1985-05-15 | 1986-11-21 | Nippon Texas Instr Kk | マスクｒｏｍ装置 |
| JPS6231167A (ja) * | 1985-07-30 | 1987-02-10 | イ−トン コ−ポレ−シヨン | バイポ−ラのオン状態を有する双方向性電力ｆｅｔ |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5315143A (en) * | 1992-04-28 | 1994-05-24 | Matsushita Electric Industrial Co., Ltd. | High density integrated semiconductor device |
| JP2009038201A (ja) * | 2007-08-01 | 2009-02-19 | Elpida Memory Inc | 半導体装置および半導体装置の製造方法 |
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