JP3092140B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP3092140B2 JP3092140B2 JP02143563A JP14356390A JP3092140B2 JP 3092140 B2 JP3092140 B2 JP 3092140B2 JP 02143563 A JP02143563 A JP 02143563A JP 14356390 A JP14356390 A JP 14356390A JP 3092140 B2 JP3092140 B2 JP 3092140B2
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- etching
- electrode
- forming
- ferroelectric
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、強誘電体を用いた、メモリ、特に電気的に
書き換え可能な不揮発性メモリの製造方法に関するもの
である。
書き換え可能な不揮発性メモリの製造方法に関するもの
である。
［発明の概要］ 本発明は、強誘電体膜を用いた、メモリの製造方法に
おいて、半導体基板上に形成されたソース、ドレインと
なる高濃度拡散層上に、強誘電体を挟む電極のうちいず
れか一方を形成し、かつ電極と、高濃度拡散層との間
に、ポリシリコン膜を形成することにより、情報の書換
え回数に優れ、かつ、破壊耐圧や漏洩電流などの特性の
よい強誘電体膜を集積化させたメモリを得るようにした
ものである。
おいて、半導体基板上に形成されたソース、ドレインと
なる高濃度拡散層上に、強誘電体を挟む電極のうちいず
れか一方を形成し、かつ電極と、高濃度拡散層との間
に、ポリシリコン膜を形成することにより、情報の書換
え回数に優れ、かつ、破壊耐圧や漏洩電流などの特性の
よい強誘電体膜を集積化させたメモリを得るようにした
ものである。
［従来の技術］ 従来の半導体不揮発性メモリとしては、絶縁ゲート中
のトラップまたは浮遊ゲートにシリコン基板からの電荷
を注入することによりシリコン基板の表面ポテンシャル
が変調される現象を用いた、MIS型トランジスタが一般
的に使用されており、EPROM（紫外線消去型不揮発性メ
モリ）やEEPROM（電気的書換え可能型不揮発性メモリ）
などとして実用化されている。
のトラップまたは浮遊ゲートにシリコン基板からの電荷
を注入することによりシリコン基板の表面ポテンシャル
が変調される現象を用いた、MIS型トランジスタが一般
的に使用されており、EPROM（紫外線消去型不揮発性メ
モリ）やEEPROM（電気的書換え可能型不揮発性メモリ）
などとして実用化されている。
［発明が解決しようとする課題］ しかしこれらの不揮発性メモリは、情報の書換え電圧
が、通常20V前後と高いことや、書換え時間が非常に長
い（例えばEEPROMの場合数十mesc）等の欠点を有する。
また、情報の書換え回数が、約102回程度であり、非常
に少なく、繰り返し使用する場合には問題が多い。
が、通常20V前後と高いことや、書換え時間が非常に長
い（例えばEEPROMの場合数十mesc）等の欠点を有する。
また、情報の書換え回数が、約102回程度であり、非常
に少なく、繰り返し使用する場合には問題が多い。
電気的に分極が反転可能である強誘電体を用いた、不
揮発性メモリについては、書き込み時間と、読みだし時
間が原理的にほぼ同じであり、また電源を切っても分極
は保持されるため、理想的な不揮発性メモリとなる可能
性を有する。この様な強誘電体を用いた不揮発性メモリ
については、例えば米国特許4149302のように、シリコ
ン基板上に強誘電体からなるキャパシタを集積した構造
や、米国特許3832700のようにMIS型トランジスタのゲー
ト部分に強誘電体膜を配置した不揮発性メモリなどの提
案がなされている。また、最近では第２図のようなMOS
型半導体装置に積層した構造の不揮発性メモリがIEDM'8
7pp.850−851に提案されている。第２図において、（20
1）はＰ型Si基板であり、（202）は素子分離用のLOCOS
酸化膜、（203）はソースとなるＮ型拡散層であり、（2
04）はドレインとなるＮ型拡散層である。（205）ゲー
ト電極であり、（206）は層間絶縁膜である。（207）が
強誘電体膜であり、電極（208）と（209）により挟ま
れ、キャパシタを構成している。（210）は第２層間絶
縁膜であり、（211）が配線電極となるAlである。この
様にMOS型半導体装置の上部に積層した構造では、強誘
電体膜の電極と半導体基板上のソース、ドレインとなる
高濃度拡散層との配線は第３図のようにAlなどを用いて
行なわなければならず、素子面積が増大するという課題
を有する。そこで本発明はこの様な課題を解決するもの
で、その目的とするところは、強誘電体膜を用いても素
子面積の増加の少なく低コストな、かつ情報の書換え回
数に優れた半導体装置、特に不揮発性メモリを提供する
ことにある。
揮発性メモリについては、書き込み時間と、読みだし時
間が原理的にほぼ同じであり、また電源を切っても分極
は保持されるため、理想的な不揮発性メモリとなる可能
性を有する。この様な強誘電体を用いた不揮発性メモリ
については、例えば米国特許4149302のように、シリコ
ン基板上に強誘電体からなるキャパシタを集積した構造
や、米国特許3832700のようにMIS型トランジスタのゲー
ト部分に強誘電体膜を配置した不揮発性メモリなどの提
案がなされている。また、最近では第２図のようなMOS
型半導体装置に積層した構造の不揮発性メモリがIEDM'8
7pp.850−851に提案されている。第２図において、（20
1）はＰ型Si基板であり、（202）は素子分離用のLOCOS
酸化膜、（203）はソースとなるＮ型拡散層であり、（2
04）はドレインとなるＮ型拡散層である。（205）ゲー
ト電極であり、（206）は層間絶縁膜である。（207）が
強誘電体膜であり、電極（208）と（209）により挟ま
れ、キャパシタを構成している。（210）は第２層間絶
縁膜であり、（211）が配線電極となるAlである。この
様にMOS型半導体装置の上部に積層した構造では、強誘
電体膜の電極と半導体基板上のソース、ドレインとなる
高濃度拡散層との配線は第３図のようにAlなどを用いて
行なわなければならず、素子面積が増大するという課題
を有する。そこで本発明はこの様な課題を解決するもの
で、その目的とするところは、強誘電体膜を用いても素
子面積の増加の少なく低コストな、かつ情報の書換え回
数に優れた半導体装置、特に不揮発性メモリを提供する
ことにある。
［課題を解決するための手段］ 本発明の半導体装置の製造方法は、第１及び第２の電
極にて強誘電体膜が挟まれた状態となる強誘電体キャパ
シタが半導体基板上に形成される半導体装置の製造方法
において、 前記半導体基板上に高濃度拡散層を形成する工程と、 前記高濃度拡散層に相重なる部位の少なくとも一部に
前記高濃度拡散層にまで到達してなる接触孔が設けられ
るように第一層間絶縁膜を形成する工程と、 前記第一層間絶縁膜上並びに前記接触孔内の前記高濃
度拡散層に到達するまで前記ポリシリコン膜が形成され
る工程と、 少なくとも前記接触孔内に位置する前記ポリシリコン
膜上に前記第１の電極を形成する工程と、 前記第１の電極上に前記強誘電体膜を形成する工程
と、 選択比の低いエッチングにより前記強誘電体膜と前記
第１の電極とを同時にエッチングすることで加工する工
程と、 酸化シリコンに対する選択比の高いエッチングにより
前記ポリシリコン膜をエッチングする工程と、 前記強誘電体膜上に前記第２の電極を形成する工程
と、 を有することを特徴とする。
極にて強誘電体膜が挟まれた状態となる強誘電体キャパ
シタが半導体基板上に形成される半導体装置の製造方法
において、 前記半導体基板上に高濃度拡散層を形成する工程と、 前記高濃度拡散層に相重なる部位の少なくとも一部に
前記高濃度拡散層にまで到達してなる接触孔が設けられ
るように第一層間絶縁膜を形成する工程と、 前記第一層間絶縁膜上並びに前記接触孔内の前記高濃
度拡散層に到達するまで前記ポリシリコン膜が形成され
る工程と、 少なくとも前記接触孔内に位置する前記ポリシリコン
膜上に前記第１の電極を形成する工程と、 前記第１の電極上に前記強誘電体膜を形成する工程
と、 選択比の低いエッチングにより前記強誘電体膜と前記
第１の電極とを同時にエッチングすることで加工する工
程と、 酸化シリコンに対する選択比の高いエッチングにより
前記ポリシリコン膜をエッチングする工程と、 前記強誘電体膜上に前記第２の電極を形成する工程
と、 を有することを特徴とする。
また、上記方法において、前記ポリシリコン膜が、化
学的気相成長法によって形成される事を特徴とする。
学的気相成長法によって形成される事を特徴とする。
また、前記選択比の低いエッチングは、スパッタ・エ
ッチングである事を特徴とする。
ッチングである事を特徴とする。
また、前記酸化シリコンに対する選択比の高いエッチ
ングは、反応性イオンエッチングである事を特徴とす
る。
ングは、反応性イオンエッチングである事を特徴とす
る。
また、上記のいずれかにおいて、前記強誘電体膜と前
記第１の電極とを同時にエッチングする工程では、前記
ポリシリコン膜の一部も同時にエッチングされることを
特徴とする。
記第１の電極とを同時にエッチングする工程では、前記
ポリシリコン膜の一部も同時にエッチングされることを
特徴とする。
［実施例］ 第１図（ａ）〜（ｃ）は、本発明の半導体装置の一実
施例における主要工程断面図である。以下、第１図にし
たがい、本発明の半導体装置を説明する。ここでは説明
の都合上Si基板を用い、Ｎチャンネルトランジスタを用
いた例につき説明する。
施例における主要工程断面図である。以下、第１図にし
たがい、本発明の半導体装置を説明する。ここでは説明
の都合上Si基板を用い、Ｎチャンネルトランジスタを用
いた例につき説明する。
（101）はＰ型Si基板であり、例えば20Ω・cmの比抵
抗のウェハを用いる。（102）は素子分離用の絶縁膜で
あり、例えば、従来技術であるLOCOS法により酸化膜を6
000Å形成する。（103）はソースとなるＮ型拡散層であ
り、例えばリンを80keV5×1015cm-2イオン注入すること
によって形成する。（104）はドレインとなるＮ型拡散
層であり、（103）と同時に形成する。（105）はゲート
電極であり、例えばリンでドープされたポリシリコンを
用いる。（111）は第１層間絶縁膜であり、例えば化学
的気相成長法によりリンガラスを4000Å形成した後、従
来の露光技術を用いて、接触孔を形成する。（106）は
本発明の主旨によるポリシリコン膜であり、化学的気相
成長法により、例えば5000Å形成する。この時、前記ポ
リシリコンの膜厚は、少なくとも前記第１層間絶縁膜と
同等か、それ以上であることが望ましい。（107）は強
誘電体膜の電極のうちの一方の電極であり、例えば、P
t、Pd等を、例えばスパッタ法で形成する。（108）が強
誘電体膜であるPbTiO3、PZT（PbTiO3とPbZrO3の混
晶）、PLZT（PZTにLaをドープしたもの）等であり、例
えばスパッタ法等により形成する。
抗のウェハを用いる。（102）は素子分離用の絶縁膜で
あり、例えば、従来技術であるLOCOS法により酸化膜を6
000Å形成する。（103）はソースとなるＮ型拡散層であ
り、例えばリンを80keV5×1015cm-2イオン注入すること
によって形成する。（104）はドレインとなるＮ型拡散
層であり、（103）と同時に形成する。（105）はゲート
電極であり、例えばリンでドープされたポリシリコンを
用いる。（111）は第１層間絶縁膜であり、例えば化学
的気相成長法によりリンガラスを4000Å形成した後、従
来の露光技術を用いて、接触孔を形成する。（106）は
本発明の主旨によるポリシリコン膜であり、化学的気相
成長法により、例えば5000Å形成する。この時、前記ポ
リシリコンの膜厚は、少なくとも前記第１層間絶縁膜と
同等か、それ以上であることが望ましい。（107）は強
誘電体膜の電極のうちの一方の電極であり、例えば、P
t、Pd等を、例えばスパッタ法で形成する。（108）が強
誘電体膜であるPbTiO3、PZT（PbTiO3とPbZrO3の混
晶）、PLZT（PZTにLaをドープしたもの）等であり、例
えばスパッタ法等により形成する。
次に、露光技術により、レジストを形成した後、スパ
ッタ・エッチにより（108）の強誘電体膜と（109）の電
極を同時にエッチングする。このとき、（106）のポリ
シリコン膜の一部が同時に削られてもかまわない。（第
１図（ａ）） その次に、反応性イオンエッチングを行って残りのポ
リシリコン膜を除去する。（第１図（ｂ）） （109）は強誘電体膜のもう一方の電極であり、ここ
では、（110）の配線電極と同じAlを用いる。（112）は
第２層間絶縁膜であり、例えば化学的気相成長法により
リンガラスを4000Å形成する。（第１図（ｃ）） 第１図のような工程にすることにより、強誘電体膜
は、直接高濃度拡散層の上に形成され、かつ下部電極が
ポリシリコン膜を介し、直接高濃度拡散層と接触してい
るため、配線は上部電極の配線のみでよく、素子面積の
小さい高集積化が可能である。
ッタ・エッチにより（108）の強誘電体膜と（109）の電
極を同時にエッチングする。このとき、（106）のポリ
シリコン膜の一部が同時に削られてもかまわない。（第
１図（ａ）） その次に、反応性イオンエッチングを行って残りのポ
リシリコン膜を除去する。（第１図（ｂ）） （109）は強誘電体膜のもう一方の電極であり、ここ
では、（110）の配線電極と同じAlを用いる。（112）は
第２層間絶縁膜であり、例えば化学的気相成長法により
リンガラスを4000Å形成する。（第１図（ｃ）） 第１図のような工程にすることにより、強誘電体膜
は、直接高濃度拡散層の上に形成され、かつ下部電極が
ポリシリコン膜を介し、直接高濃度拡散層と接触してい
るため、配線は上部電極の配線のみでよく、素子面積の
小さい高集積化が可能である。
さて、第１図において、（106）のポリシリコン膜が
無い場合、接触孔における段差によって、強誘電体膜が
薄くなり、その結果、情報の書換え回数が105回で書き
込み／読み出し不能となり、また、破壊耐圧は12Vであ
った。これに対して、（106）のポリシリコン膜を（10
7）の電極と高濃度拡散層との間に化学的気相成長法に
より形成した場合には、ポリシリコンの付きまわりがよ
いため接触孔の段差が緩和され、強誘電体膜の膜厚が均
一に形成されたことによって、書き込み／読み出しは10
10回まで可能であり、破壊耐圧は30Vに改善された。
無い場合、接触孔における段差によって、強誘電体膜が
薄くなり、その結果、情報の書換え回数が105回で書き
込み／読み出し不能となり、また、破壊耐圧は12Vであ
った。これに対して、（106）のポリシリコン膜を（10
7）の電極と高濃度拡散層との間に化学的気相成長法に
より形成した場合には、ポリシリコンの付きまわりがよ
いため接触孔の段差が緩和され、強誘電体膜の膜厚が均
一に形成されたことによって、書き込み／読み出しは10
10回まで可能であり、破壊耐圧は30Vに改善された。
以上の説明においては、主に不揮発性メモリについて
説明したが、強誘電体の比誘電率が大きいことを利用し
たメモリ（DRAMなど）にも本発明が応用できることは言
うまでもない。
説明したが、強誘電体の比誘電率が大きいことを利用し
たメモリ（DRAMなど）にも本発明が応用できることは言
うまでもない。
［発明の効果］ 本発明は、強誘電体膜を挟むように形成された電極の
うちいずれか一方の電極と、高濃度拡散層との間に、化
学的気相成長法によるポリシリコン膜を形成し、強誘電
体膜と、電極とをスパッタ・エッチを用いて同時にエッ
チングし、場合によってはポリシリコン膜の一部も同時
にエッチングし、さらに残りのポリシリコン膜を、反応
性イオンエッチングで除去するようにしたため、接触孔
の段差が緩和され、強誘電体膜の膜圧が均一に形成され
ることによって、素子面積の増大の無い、かつ電気特性
も良好な強誘電体膜を集積化できるという効果を有す
る。
うちいずれか一方の電極と、高濃度拡散層との間に、化
学的気相成長法によるポリシリコン膜を形成し、強誘電
体膜と、電極とをスパッタ・エッチを用いて同時にエッ
チングし、場合によってはポリシリコン膜の一部も同時
にエッチングし、さらに残りのポリシリコン膜を、反応
性イオンエッチングで除去するようにしたため、接触孔
の段差が緩和され、強誘電体膜の膜圧が均一に形成され
ることによって、素子面積の増大の無い、かつ電気特性
も良好な強誘電体膜を集積化できるという効果を有す
る。
第１図は、本発明の実施例による、半導体装置の主要工
程断面図である。 第２図は従来の技術による、半導体記憶装置の主要断面
図である。 101……シリコン基板 102……素子分離膜 103……ソース領域 104……ドレイン領域 105……ゲート電極 106……ポリシリコン膜 107……下部電極 108……強誘電体膜 109……上部電極 110……配線電極 111……第１層間絶縁膜 112……第２層間絶縁膜 201……シリコン基板 202……素子分離膜 203……ソース領域 204……ドレイン領域 205……ゲート電極 206……第１層間絶縁膜 207……強誘電体膜 208……下部電極 209……上部電極 210……第２層間絶縁膜 211……配線電極
程断面図である。 第２図は従来の技術による、半導体記憶装置の主要断面
図である。 101……シリコン基板 102……素子分離膜 103……ソース領域 104……ドレイン領域 105……ゲート電極 106……ポリシリコン膜 107……下部電極 108……強誘電体膜 109……上部電極 110……配線電極 111……第１層間絶縁膜 112……第２層間絶縁膜 201……シリコン基板 202……素子分離膜 203……ソース領域 204……ドレイン領域 205……ゲート電極 206……第１層間絶縁膜 207……強誘電体膜 208……下部電極 209……上部電極 210……第２層間絶縁膜 211……配線電極
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792
Claims (5)
- 【請求項１】第１及び第２の電極にて強誘電体膜が挟ま
れた状態となる強誘電体キャパシタが半導体基板上に形
成される半導体装置の製造方法において、 前記半導体基板上に高濃度拡散層を形成する工程と、 前記高濃度拡散層に相重なる部位の少なくとも一部に前
記高濃度拡散層にまで到達してなる接触孔が設けられる
ように第一層間絶縁膜を形成する工程と、 前記第一層間絶縁膜上並びに前記接触孔内の前記高濃度
拡散層に到達するまで前記ポリシリコン膜が形成される
工程と、 少なくとも前記接触孔内に位置する前記ポリシリコン膜
上に前記第１の電極を形成する工程と、 前記第１の電極上に前記強誘電体膜を形成する工程と、 選択比の低いエッチングにより前記強誘電体膜と前記第
１の電極とを同時にエッチングすることで加工する工程
と、 酸化シリコンに対する選択比の高いエッチングにより前
記ポリシリコン膜をエッチングする工程と、 前記強誘電体膜上に前記第２の電極を形成する工程と、 を有することを特徴とする半導体装置の製造方法。 - 【請求項２】前記ポリシリコン膜が、化学的気相成長法
によって形成される事を特徴とする請求項１記載の半導
体装置の製造方法。 - 【請求項３】前記選択比の低いエッチングは、スパッタ
・エッチングである事を特徴とする請求項１記載の半導
体装置の製造方法。 - 【請求項４】前記酸化シリコンに対する選択比の高いエ
ッチングは、反応性イオンエッチングである事を特徴と
する請求項１記載の半導体装置の製造方法。 - 【請求項５】前記強誘電体膜と前記第１の電極とを同時
にエッチングする工程では、前記ポリシリコン膜の一部
も同時にエッチングされることを特徴とする請求項１乃
至４項のいずれかに記載の半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02143563A JP3092140B2 (ja) | 1990-06-01 | 1990-06-01 | 半導体装置の製造方法 |
| EP91910195A EP0487739B1 (en) | 1990-06-01 | 1991-05-31 | Semiconductor device and a method of manufacturing such a semiconductor device |
| PCT/JP1991/000735 WO1991019321A1 (en) | 1990-06-01 | 1991-05-31 | Method of manufacturing semiconductor device |
| DE69123557T DE69123557T2 (de) | 1990-06-01 | 1991-05-31 | Halbleiteranordnung und ein verfahren zur herstellung einer solchen halbleiteranordnung |
| US07/828,886 US5229309A (en) | 1990-06-01 | 1991-05-31 | Method of manufacturing semiconductor device using a ferroelectric film over a source region |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02143563A JP3092140B2 (ja) | 1990-06-01 | 1990-06-01 | 半導体装置の製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11225517A Division JP2000082794A (ja) | 1999-08-09 | 1999-08-09 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0437170A JPH0437170A (ja) | 1992-02-07 |
| JP3092140B2 true JP3092140B2 (ja) | 2000-09-25 |
Family
ID=15341657
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02143563A Expired - Lifetime JP3092140B2 (ja) | 1990-06-01 | 1990-06-01 | 半導体装置の製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5229309A (ja) |
| EP (1) | EP0487739B1 (ja) |
| JP (1) | JP3092140B2 (ja) |
| DE (1) | DE69123557T2 (ja) |
| WO (1) | WO1991019321A1 (ja) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0516031A1 (en) * | 1991-05-29 | 1992-12-02 | Ramtron International Corporation | Stacked ferroelectric memory cell and method |
| JP3374216B2 (ja) * | 1991-10-26 | 2003-02-04 | ローム株式会社 | 強誘電体層を有する半導体素子 |
| US5563081A (en) * | 1992-03-23 | 1996-10-08 | Rohm Co., Inc. | Method for making a nonvolatile memory device utilizing a field effect transistor having a ferroelectric gate film |
| US5352622A (en) * | 1992-04-08 | 1994-10-04 | National Semiconductor Corporation | Stacked capacitor with a thin film ceramic oxide layer |
| EP0784347A2 (en) * | 1992-06-18 | 1997-07-16 | Matsushita Electronics Corporation | Semiconductor device having capacitor |
| JP3407204B2 (ja) * | 1992-07-23 | 2003-05-19 | オリンパス光学工業株式会社 | 強誘電体集積回路及びその製造方法 |
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