JPH0493065A - 半導体装置の構造及び製造方法 - Google Patents
半導体装置の構造及び製造方法Info
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- JPH0493065A JPH0493065A JP2210820A JP21082090A JPH0493065A JP H0493065 A JPH0493065 A JP H0493065A JP 2210820 A JP2210820 A JP 2210820A JP 21082090 A JP21082090 A JP 21082090A JP H0493065 A JPH0493065 A JP H0493065A
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Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、強誘電体を用いた、メモ！へ 持に電気的に
書き換え可能な不揮発性メモリの構造、及び製造方法に
関するものである。
書き換え可能な不揮発性メモリの構造、及び製造方法に
関するものである。
［発明の概要］
本発明は、強誘電体膜を用いた、メモリの製造方法にお
いて、強誘電体膜を挟むように形成された電極と前記電
極に接続される配線層との間に挟まれるべきバリアメタ
ル層、及び前記電極以外の領域とその領域に接続される
配線層との間に挟まれるべきバリアメタル層とを、同時
に形成する事によって、工程を短縮する事ができる。
いて、強誘電体膜を挟むように形成された電極と前記電
極に接続される配線層との間に挟まれるべきバリアメタ
ル層、及び前記電極以外の領域とその領域に接続される
配線層との間に挟まれるべきバリアメタル層とを、同時
に形成する事によって、工程を短縮する事ができる。
Ｆ従来の技術］
従来の半導体不揮発性メモリとしては、絶縁ゲート中の
トラップまたは浮遊ケートにシリコン基板からの電荷を
注入することによりシリコン基板の表面ポテンシャルが
変調される現象を用いた、ＭＩＳ型トランジスタが一般
的に使用されており、ＥＰＲＯＭ （紫外線消去型不揮
発性メモリ）やＥＥＰＲＯＭ （電気的書換え可能型不
揮発性メモリ）などとして実用化されている。
トラップまたは浮遊ケートにシリコン基板からの電荷を
注入することによりシリコン基板の表面ポテンシャルが
変調される現象を用いた、ＭＩＳ型トランジスタが一般
的に使用されており、ＥＰＲＯＭ （紫外線消去型不揮
発性メモリ）やＥＥＰＲＯＭ （電気的書換え可能型不
揮発性メモリ）などとして実用化されている。
［発明が解決しようとする課題］
しかしこれらの不揮発性メモリは、情報の書換え電圧が
、通常２０Ｖ前後と高いことや、書換え時間が非常に長
い（例えばＥ Ｅ Ｐ ＲＯＭの場合数十ｍ ｓ ｅ
ｃ 、）等の欠点を有する。また、情報の書換え回数が
、約１０２回程度であり、非常に少なく、繰り返し使用
する場合には問題が多い。
、通常２０Ｖ前後と高いことや、書換え時間が非常に長
い（例えばＥ Ｅ Ｐ ＲＯＭの場合数十ｍ ｓ ｅ
ｃ 、）等の欠点を有する。また、情報の書換え回数が
、約１０２回程度であり、非常に少なく、繰り返し使用
する場合には問題が多い。
電気的に分極が反転可能である強誘電体を用いた、不揮
発性メモリについては、書き込み時間と、読みだし時間
が原理的にほぼ同じであり、また電源を切っても分極は
保持されるため、理想的な不揮発性メモリとなる可能性
を有する。この様な強誘電体を用いた不揮発性メモリに
ついては、例えば米国特許４１４９３０２のように、シ
リコン基板上に強誘電体からなるキャパシタを集積した
構造や、米国特許３８３２７００のようにＭ Ｉ Ｓ型
トランジスタのケート部分に強誘電体膜を配置した不揮
発性メモリなどの提案がなされている。また、最近では
第２図のようなＭＯ３型半導体装置に積層した構造の不
揮発性メモリがＩＥＤＭ’ ８７ｐｐ、８５０−８５１
に提案されている。
発性メモリについては、書き込み時間と、読みだし時間
が原理的にほぼ同じであり、また電源を切っても分極は
保持されるため、理想的な不揮発性メモリとなる可能性
を有する。この様な強誘電体を用いた不揮発性メモリに
ついては、例えば米国特許４１４９３０２のように、シ
リコン基板上に強誘電体からなるキャパシタを集積した
構造や、米国特許３８３２７００のようにＭ Ｉ Ｓ型
トランジスタのケート部分に強誘電体膜を配置した不揮
発性メモリなどの提案がなされている。また、最近では
第２図のようなＭＯ３型半導体装置に積層した構造の不
揮発性メモリがＩＥＤＭ’ ８７ｐｐ、８５０−８５１
に提案されている。
第２図において、（２０１）はＰ型Ｓｉ基板であり、
（２０２、）は素子分離用のＬＯＣＯ３酸化膜、 （２
０３）はソースとなるＮ型拡散層であり、（２０４）は
ドレインとなるＮ型拡散層である。
（２０２、）は素子分離用のＬＯＣＯ３酸化膜、 （２
０３）はソースとなるＮ型拡散層であり、（２０４）は
ドレインとなるＮ型拡散層である。
（２０５）ケート電極てあり、 （２０６）は層間絶縁
膜である。（、２０７ンが強誘電体膜であり、電極（２
０８＞と（２０９）により挟まれ、キャパシタを構成し
ている。（２１０）は第２層間絶縁膜であり、 （２１
１）が配線電極となるＡ］である。
膜である。（、２０７ンが強誘電体膜であり、電極（２
０８＞と（２０９）により挟まれ、キャパシタを構成し
ている。（２１０）は第２層間絶縁膜であり、 （２１
１）が配線電極となるＡ］である。
この様にＭＯ８型半導体装置の上部に積層した構造では
、強誘電体膜の電極と半導体基板上のソース、ドレイン
となる高濃度拡散層との配線は第３図のようにＡ１等を
用いて行なわなければならない。このような構造を持つ
半導体装置に熱処理を加えると、ＡＩ等の配線層とソー
ス、ドレインとなる高濃度拡散層との間の相互反応が起
きると同時に、Ａ１等の配線層と強誘電体膜を挟む電極
との間にも相互反応が起き、どちらも素子特性を劣化さ
せるという課題を有する。そこで、本発明はこのような
課題を解決するもので、その目的とするところは、同一
工程で前記二速りの相互反応を防ぐバリアメタル層を形
成し、強誘電体を用いた優れた半導体装置、特に不揮発
性メモリを、低コストに提供する事にある。
、強誘電体膜の電極と半導体基板上のソース、ドレイン
となる高濃度拡散層との配線は第３図のようにＡ１等を
用いて行なわなければならない。このような構造を持つ
半導体装置に熱処理を加えると、ＡＩ等の配線層とソー
ス、ドレインとなる高濃度拡散層との間の相互反応が起
きると同時に、Ａ１等の配線層と強誘電体膜を挟む電極
との間にも相互反応が起き、どちらも素子特性を劣化さ
せるという課題を有する。そこで、本発明はこのような
課題を解決するもので、その目的とするところは、同一
工程で前記二速りの相互反応を防ぐバリアメタル層を形
成し、強誘電体を用いた優れた半導体装置、特に不揮発
性メモリを、低コストに提供する事にある。
［課題を解決するための手段］
本発明の半導体装置は、強誘電体膜が、能動素子が形成
された同一半導体基板上に強誘電体膜を挟むように形成
された電極を介して集積された半導体装置において、 前記強誘電体膜を挟むように形成された電極と前記電極
に接続される配線層との間に挟まれたバリアメタル層を
有し、 前記半導体装置の製造方法において、 前記強誘電体膜を挟むように形成された電極と前記電極
に接続される配線層との間に挟まれるべきバリアメタル
層、及び前記電極以外の領域とその領域に接続される配
線層との間に挟まれるべきバリアメタル層とを、同時に
形成する工程を含むことを特徴とする。
された同一半導体基板上に強誘電体膜を挟むように形成
された電極を介して集積された半導体装置において、 前記強誘電体膜を挟むように形成された電極と前記電極
に接続される配線層との間に挟まれたバリアメタル層を
有し、 前記半導体装置の製造方法において、 前記強誘電体膜を挟むように形成された電極と前記電極
に接続される配線層との間に挟まれるべきバリアメタル
層、及び前記電極以外の領域とその領域に接続される配
線層との間に挟まれるべきバリアメタル層とを、同時に
形成する工程を含むことを特徴とする。
［実施例］
第１図（ａ）〜（ｄ）は、本発明の半導体装置の一実施
例における主要工程断面図である。以下、第１図にした
がい、本発明の半導体装置を説明する。ここでは説明の
都合上Ｓｉ基板を用い、Ｎチャンネルトランジスタを用
いた例につき説明する。
例における主要工程断面図である。以下、第１図にした
がい、本発明の半導体装置を説明する。ここでは説明の
都合上Ｓｉ基板を用い、Ｎチャンネルトランジスタを用
いた例につき説明する。
（第１図（ａ））
（１０１）はＰ型Ｓｉ基板であり、例えば２゜Ω・ｃｍ
の比抵抗のウェハを用いる。（１０２）は素子分離用の
絶縁膜であり、例えば、従来技術であるＬＯＣＯ３法に
より酸化膜を６００ＯＡ形成する。（１０３）はソース
となるＮ型拡散層であり、例えばリンを８０ｋｅＶ５ｘ
ｌ○Ｉ５ｃ ｍ −２イオン注入することによって形成
する。（１０４）はドレインとなるＮ型拡散層であり、
（１０３）と同時に形成する。＜ １０５ 、）はゲ
ート電極であり、例えばリンでドープされたホリシリコ
ンを用いる。（、ｌ ０６ ）は第１層間絶縁膜であり
、例えば化学的気相成長法によりリンガラスを４０００
Ａ形成する。
の比抵抗のウェハを用いる。（１０２）は素子分離用の
絶縁膜であり、例えば、従来技術であるＬＯＣＯ３法に
より酸化膜を６００ＯＡ形成する。（１０３）はソース
となるＮ型拡散層であり、例えばリンを８０ｋｅＶ５ｘ
ｌ○Ｉ５ｃ ｍ −２イオン注入することによって形成
する。（１０４）はドレインとなるＮ型拡散層であり、
（１０３）と同時に形成する。＜ １０５ 、）はゲ
ート電極であり、例えばリンでドープされたホリシリコ
ンを用いる。（、ｌ ０６ ）は第１層間絶縁膜であり
、例えば化学的気相成長法によりリンガラスを４０００
Ａ形成する。
（１０８）は強誘電体膜を挟む一方の電極であり、例え
ばｐｔをスパッタ法により、１００ＯＡ形成する。（１
０７）は強誘電体膜であり、例えばＰｂＴｉＯ３をスパ
ッタ法により、２０００人形成する。（１０９）は強誘
電体膜を挟む、もう一方の電極であり、（１０８）と同
様にして形成する。（１１０）は第２層間絶縁膜であり
、例えば化学的気相成長法によりリンガラスを４０００
人形成した後、従来からの技術である、フォト・エツチ
ングによって、接続孔を形成する。
ばｐｔをスパッタ法により、１００ＯＡ形成する。（１
０７）は強誘電体膜であり、例えばＰｂＴｉＯ３をスパ
ッタ法により、２０００人形成する。（１０９）は強誘
電体膜を挟む、もう一方の電極であり、（１０８）と同
様にして形成する。（１１０）は第２層間絶縁膜であり
、例えば化学的気相成長法によりリンガラスを４０００
人形成した後、従来からの技術である、フォト・エツチ
ングによって、接続孔を形成する。
（第１図（ｂ））
（１１１）は本発明の主旨による、バリアメタル層であ
り、例えばスパッタ法により、ＴｉＮを５００人形成す
る。この時、酸素を含む雰囲気中でスパッタする事によ
り、ＴｉＮに酸素を含ませる事が望ましい。
り、例えばスパッタ法により、ＴｉＮを５００人形成す
る。この時、酸素を含む雰囲気中でスパッタする事によ
り、ＴｉＮに酸素を含ませる事が望ましい。
（第１図（Ｃ））
（１１２）は配線層であり、例えばＡ１をスパッタ法に
より、５０００人形成する。
より、５０００人形成する。
（第１図（ｄン）
バリアメタル層（１１１）と配線層（１１２）をフォト
・エツチングにより、同時に所定のパターンに形成し、
本発明の実施例による、半導体装置を得る。
・エツチングにより、同時に所定のパターンに形成し、
本発明の実施例による、半導体装置を得る。
第１図のような工程にすることにより、強誘電体膜を挟
む電極（１０９）と、前記電極に接続される配線Ｍ（１
１２）との間に挟まれるべきバリアメタル層（１１１）
、及び前記電極以外の領域（ここではドレイン領域（１
０４））と、前記領域に接続される配線層（１１４）と
の間に挟まれるべきバリアメタル層（１１３）とを同時
に形成する事ができ、工程を増やす事無しに、強誘電体
膜を挟む電極（１０９）と前記電極に接続される配線層
（１１２）との間の相互反応、及びドレイン領域（１０
４、）とドレイン領域（１０４）に接続される配線層（
１１４）との間の相互反応を防ぐ事が可能である。
む電極（１０９）と、前記電極に接続される配線Ｍ（１
１２）との間に挟まれるべきバリアメタル層（１１１）
、及び前記電極以外の領域（ここではドレイン領域（１
０４））と、前記領域に接続される配線層（１１４）と
の間に挟まれるべきバリアメタル層（１１３）とを同時
に形成する事ができ、工程を増やす事無しに、強誘電体
膜を挟む電極（１０９）と前記電極に接続される配線層
（１１２）との間の相互反応、及びドレイン領域（１０
４、）とドレイン領域（１０４）に接続される配線層（
１１４）との間の相互反応を防ぐ事が可能である。
さて、第１図において、 （’ １１１ ）及び（１１
３）のバリアメタルがない場合、５００°Ｃの熱処理を
行う事によって、ソース、ドレイン領域のＰＮ接合が破
壊され、さらに（１０７）、（１０８）、（１０９）か
らなる強誘電体キャパシタのヒステリシスがなくな？）
（すなわち強誘電性が失われ）、比誘電率も、熱処理前
は５００たったものが、２０となった。これに対して、
本発明の実施例によれば、６００ ’Ｃの熱処理に対し
ても上記変化は起こらなかった。
３）のバリアメタルがない場合、５００°Ｃの熱処理を
行う事によって、ソース、ドレイン領域のＰＮ接合が破
壊され、さらに（１０７）、（１０８）、（１０９）か
らなる強誘電体キャパシタのヒステリシスがなくな？）
（すなわち強誘電性が失われ）、比誘電率も、熱処理前
は５００たったものが、２０となった。これに対して、
本発明の実施例によれば、６００ ’Ｃの熱処理に対し
ても上記変化は起こらなかった。
以上の説明においては、主に不揮発性メモリについて説
明したが、強誘電体の比誘電率が大きいことを材用した
メモリ（ＤＲＡＭなど）にも本発明が応用できることは
言うまでもない。
明したが、強誘電体の比誘電率が大きいことを材用した
メモリ（ＤＲＡＭなど）にも本発明が応用できることは
言うまでもない。
［発明の効果Ｊ
本発明は、強誘電体膜を挟む電極と、前記ｉｔｉに接続
される配線層との間に挟まれるべきバリアメタル層、及
び前記電極以外の領域と、前記領域に接続される配線層
との朋に挟まれるべきバリアメタル層とを同時に形成す
るようにしたため、工程を増やす事無しに、強誘電体膜
を挟む電極と前記電極に接続される配線層との間の相互
反応、及びドレイン領域とトレイン領域に接続される配
線層との間の相互反応を防ぐ事が可能となり、耐熱性に
優れた半導体装置を安価に製造できるという効果を有す
る。
される配線層との間に挟まれるべきバリアメタル層、及
び前記電極以外の領域と、前記領域に接続される配線層
との朋に挟まれるべきバリアメタル層とを同時に形成す
るようにしたため、工程を増やす事無しに、強誘電体膜
を挟む電極と前記電極に接続される配線層との間の相互
反応、及びドレイン領域とトレイン領域に接続される配
線層との間の相互反応を防ぐ事が可能となり、耐熱性に
優れた半導体装置を安価に製造できるという効果を有す
る。
第１図（ａ）〜（ｄ）は本発明の実施例による、半導体
装置の主要工程断面図である。 第２図は従来の技術による、半導体記憶装置の主要断面
図である。 １０１・ １０２・ １０３・ １０４・ １０５・ １０７・ １０８・ １０９・ １１０・ １１１．１１３・ １１２．１１４・・ ２０１・ ２０２・ ２０３・ ２０４・ ２０５・ ２０６・ ２０７・・・・ ・シリコン基板 ・素子分離膜 ・ソース領域 ・ドレイン領域 ゲート電極 ・第１層間絶縁膜 ・強誘電体膜 ・下部電極 ・上部電極 ・第２層間絶縁膜 ・バリアメタル層 ・・・・配線層 ・シリコン基板 ・素子分離膜 ・ソース領域 ・ドレイン領域 ・ゲート電極 ・第１層間絶縁膜 ・強誘電体膜
装置の主要工程断面図である。 第２図は従来の技術による、半導体記憶装置の主要断面
図である。 １０１・ １０２・ １０３・ １０４・ １０５・ １０７・ １０８・ １０９・ １１０・ １１１．１１３・ １１２．１１４・・ ２０１・ ２０２・ ２０３・ ２０４・ ２０５・ ２０６・ ２０７・・・・ ・シリコン基板 ・素子分離膜 ・ソース領域 ・ドレイン領域 ゲート電極 ・第１層間絶縁膜 ・強誘電体膜 ・下部電極 ・上部電極 ・第２層間絶縁膜 ・バリアメタル層 ・・・・配線層 ・シリコン基板 ・素子分離膜 ・ソース領域 ・ドレイン領域 ・ゲート電極 ・第１層間絶縁膜 ・強誘電体膜
Claims (4)
- （１）強誘電体膜が、能動素子が形成された同一半導体
基板上に強誘電体膜を挟むように形成された電極を介し
て集積された半導体装置において、前記強誘電体膜を挟
むように形成された電極と、前記電極に接続される配線
層との間に挟まれた、バリアメタル層を有する事を特徴
とする半導体装置の構造。 - （２）前記強誘電体膜を挟むように形成された電極と、
前記電極に接続される配線層との間に挟まれるべきバリ
アメタル層、及び前記電極以外の領域と、その領域に接
続される配線層との間に挟まれるべきバリアメタル層と
を、同時に形成する工程を含むことを特徴とする、請求
項（１）記載の半導体装置の製造方法。 - （３）前記バリアメタル層が、窒化チタン（以下ＴｉＮ
と略す）を主成分とする事を特徴とする、請求項（１）
記載の半導体装置の構造。 - （４）前記ＴｉＮを主成分とするバリアメタル層が、酸
素を含む事を特徴とする、請求項（１）記載の半導体装
置の構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2210820A JPH0493065A (ja) | 1990-08-09 | 1990-08-09 | 半導体装置の構造及び製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2210820A JPH0493065A (ja) | 1990-08-09 | 1990-08-09 | 半導体装置の構造及び製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0493065A true JPH0493065A (ja) | 1992-03-25 |
Family
ID=16595665
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2210820A Pending JPH0493065A (ja) | 1990-08-09 | 1990-08-09 | 半導体装置の構造及び製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0493065A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5627391A (en) * | 1994-06-28 | 1997-05-06 | Matsushita Electronics Corporation | Semiconductor device and method of manufacturing the same |
| US5719416A (en) * | 1991-12-13 | 1998-02-17 | Symetrix Corporation | Integrated circuit with layered superlattice material compound |
-
1990
- 1990-08-09 JP JP2210820A patent/JPH0493065A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5719416A (en) * | 1991-12-13 | 1998-02-17 | Symetrix Corporation | Integrated circuit with layered superlattice material compound |
| US5627391A (en) * | 1994-06-28 | 1997-05-06 | Matsushita Electronics Corporation | Semiconductor device and method of manufacturing the same |
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