JPH0997877A - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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- JPH0997877A JPH0997877A JP7253289A JP25328995A JPH0997877A JP H0997877 A JPH0997877 A JP H0997877A JP 7253289 A JP7253289 A JP 7253289A JP 25328995 A JP25328995 A JP 25328995A JP H0997877 A JPH0997877 A JP H0997877A
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Abstract
(57)【要約】
【課題】 設計の自由度を確保できる強誘電体メモリ、
トランジスタの特性が良好となる強誘電体メモリの製造
方法を提供すること。 【解決手段】 Ｓｉ基板１表面にコンタクト層３を形成
し、これと接するようにＴｉＮ膜１１・Ｐｔ膜１２・歪
み誘起ＢａＳｒＴｉＯ3 膜１３・Ｐｔ膜１４からなる薄
膜キャパシタ部１５が形成される。コンタクト層３上に
は導電性層２２が設けられ、これと接続するようにかつ
絶縁層２１上にトランジスタ部３６が形成される。
トランジスタの特性が良好となる強誘電体メモリの製造
方法を提供すること。 【解決手段】 Ｓｉ基板１表面にコンタクト層３を形成
し、これと接するようにＴｉＮ膜１１・Ｐｔ膜１２・歪
み誘起ＢａＳｒＴｉＯ3 膜１３・Ｐｔ膜１４からなる薄
膜キャパシタ部１５が形成される。コンタクト層３上に
は導電性層２２が設けられ、これと接続するようにかつ
絶縁層２１上にトランジスタ部３６が形成される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置お
よびその製造方法に関する。
よびその製造方法に関する。
【０００２】
【従来の技術】近年、半導体記憶装置として、メモリセ
ルのキャパシタに強誘電体薄膜を使用した強誘電体メモ
リの開発が行なわれており、一部では既に実用化されて
いる。強誘電体メモリは不揮発性であり、電源を落とし
た後も記憶内容が失われず、しかも強誘電体薄膜の膜厚
が薄い場合には残留分極の反転が速く、ＤＲＡＭ（揮発
性メモリ）並みに高速の書き込み・読み出しが可能であ
るなどの特徴を有する。さらに、１つのメモリセルを１
つのトランジスタと１つのキャパシタで作成することが
できるため、大容量化にも適している。また最近、この
強誘電体メモリをＤＲＡＭ動作させる技術も研究されて
いる。
ルのキャパシタに強誘電体薄膜を使用した強誘電体メモ
リの開発が行なわれており、一部では既に実用化されて
いる。強誘電体メモリは不揮発性であり、電源を落とし
た後も記憶内容が失われず、しかも強誘電体薄膜の膜厚
が薄い場合には残留分極の反転が速く、ＤＲＡＭ（揮発
性メモリ）並みに高速の書き込み・読み出しが可能であ
るなどの特徴を有する。さらに、１つのメモリセルを１
つのトランジスタと１つのキャパシタで作成することが
できるため、大容量化にも適している。また最近、この
強誘電体メモリをＤＲＡＭ動作させる技術も研究されて
いる。
【０００３】従来の強誘電体メモリは以下のような構成
を有する。Ｓｉ基板の表面にトランジスタが形成されて
おり、このトランジスタ上には絶縁膜が形成されてい
る。トランジスタのドレイン層上部の絶縁膜に開口部が
形成されていて、開口部にはドレイン層の引き出し電極
として多結晶Ｓｉが埋め込まれている。この多結晶Ｓｉ
上には下部電極・強誘電体薄膜・上部電極が積層されて
薄膜キャパシタが構成される。
を有する。Ｓｉ基板の表面にトランジスタが形成されて
おり、このトランジスタ上には絶縁膜が形成されてい
る。トランジスタのドレイン層上部の絶縁膜に開口部が
形成されていて、開口部にはドレイン層の引き出し電極
として多結晶Ｓｉが埋め込まれている。この多結晶Ｓｉ
上には下部電極・強誘電体薄膜・上部電極が積層されて
薄膜キャパシタが構成される。
【０００４】
【発明が解決しようとする課題】従来の強誘電体メモリ
には次のような問題点があった。強誘電体薄膜を形成す
る位置がドレイン層の上部に限定されるため、設計の自
由度を確保することが難しい。これに加えて、例えば強
誘電体薄膜として代表的なＰＺＴ（ＰｂＴｉＯ3とＰｂ
ＺｒＯ3 の固溶体）を用いた場合などは、強誘電体薄膜
の結晶化のための高温処理過程において、強誘電体の構
成成分であるＰｂが下方へと拡散し、この拡散したＰｂ
がトランジスタの特性を低下させてしまう。
には次のような問題点があった。強誘電体薄膜を形成す
る位置がドレイン層の上部に限定されるため、設計の自
由度を確保することが難しい。これに加えて、例えば強
誘電体薄膜として代表的なＰＺＴ（ＰｂＴｉＯ3とＰｂ
ＺｒＯ3 の固溶体）を用いた場合などは、強誘電体薄膜
の結晶化のための高温処理過程において、強誘電体の構
成成分であるＰｂが下方へと拡散し、この拡散したＰｂ
がトランジスタの特性を低下させてしまう。
【０００５】本発明は上記の問題点に鑑みてなされたも
のであって、設計の自由度を確保できる半導体記憶装置
を提供することを目的とする。また、トランジスタの特
性が良好となる半導体記憶装置の製造方法を提供するこ
とを目的とする。
のであって、設計の自由度を確保できる半導体記憶装置
を提供することを目的とする。また、トランジスタの特
性が良好となる半導体記憶装置の製造方法を提供するこ
とを目的とする。
【０００６】
【課題を解決するための手段】上記の問題点を解決する
ために本発明は請求項１の発明として、半導体基板と、
この半導体基板表面に形成されたコンタクト層と、この
コンタクト層と接するように前記半導体基板上に形成さ
れておりかつ下部電極・強誘電体層・上部電極が積層さ
れた薄膜キャパシタ部と、前記半導体基板上に形成され
た絶縁層と、前記コンタクト層上の前記薄膜キャパシタ
部とは異なる位置に形成された前記絶縁層の開口部に設
けられた導電性層と、この導電性層に接するようにかつ
前記絶縁層上に形成されたトランジスタ部とを備えた半
導体記憶装置を提供する。
ために本発明は請求項１の発明として、半導体基板と、
この半導体基板表面に形成されたコンタクト層と、この
コンタクト層と接するように前記半導体基板上に形成さ
れておりかつ下部電極・強誘電体層・上部電極が積層さ
れた薄膜キャパシタ部と、前記半導体基板上に形成され
た絶縁層と、前記コンタクト層上の前記薄膜キャパシタ
部とは異なる位置に形成された前記絶縁層の開口部に設
けられた導電性層と、この導電性層に接するようにかつ
前記絶縁層上に形成されたトランジスタ部とを備えた半
導体記憶装置を提供する。
【０００７】また請求項２の発明として、半導体基板表
面にコンタクト層を形成する工程と、前記半導体基板上
の前記コンタクト層に接する部分に下部電極・強誘電体
層・上部電極を積層し薄膜キャパシタ部を形成する工程
と、前記半導体基板上に絶縁層を形成する工程と、前記
コンタクト層上部の前記薄膜キャパシタ部とは異なる位
置に前記絶縁層の開口部を設ける工程と、前記開口部に
導電性層を堆積する工程と、前記導電性層に接するよう
にかつ前記絶縁層上にトランジスタ部を形成する工程と
を備えた半導体記憶装置の製造方法を提供する。
面にコンタクト層を形成する工程と、前記半導体基板上
の前記コンタクト層に接する部分に下部電極・強誘電体
層・上部電極を積層し薄膜キャパシタ部を形成する工程
と、前記半導体基板上に絶縁層を形成する工程と、前記
コンタクト層上部の前記薄膜キャパシタ部とは異なる位
置に前記絶縁層の開口部を設ける工程と、前記開口部に
導電性層を堆積する工程と、前記導電性層に接するよう
にかつ前記絶縁層上にトランジスタ部を形成する工程と
を備えた半導体記憶装置の製造方法を提供する。
【０００８】従来の半導体記憶装置では、トランジスタ
部は半導体基板の表面に形成され、絶縁層上に形成され
る薄膜キャパシタ部はこのトランジスタ部の直上に形成
されるので、薄膜キャパシタ部とトランジスタ部との位
置は自ずから決まってしまう。
部は半導体基板の表面に形成され、絶縁層上に形成され
る薄膜キャパシタ部はこのトランジスタ部の直上に形成
されるので、薄膜キャパシタ部とトランジスタ部との位
置は自ずから決まってしまう。
【０００９】これに対して本発明の半導体記憶装置で
は、薄膜キャパシタ部が半導体基板上に直接形成され、
この薄膜キャパシタ部は、半導体基板表面に形成された
コンタクト層に接し、コンタクト層、およびコンタクト
層上の薄膜キャパシタ部とは異なる位置に形成された導
電性層を介して、絶縁層上に形成されたトランジスタ部
と電気的に接続する。このため、コンタクト層の長さを
調整することによって、薄膜キャパシタ部とトランジス
タ部との位置を任意に調整でき、設計の自由度が増す。
は、薄膜キャパシタ部が半導体基板上に直接形成され、
この薄膜キャパシタ部は、半導体基板表面に形成された
コンタクト層に接し、コンタクト層、およびコンタクト
層上の薄膜キャパシタ部とは異なる位置に形成された導
電性層を介して、絶縁層上に形成されたトランジスタ部
と電気的に接続する。このため、コンタクト層の長さを
調整することによって、薄膜キャパシタ部とトランジス
タ部との位置を任意に調整でき、設計の自由度が増す。
【００１０】また従来の半導体記憶装置の製造方法で
は、半導体基板表面にトランジスタ部を形成後、トラン
ジスタ部上部に導電性層を堆積し、この上に薄膜キャパ
シタ部を形成するので、薄膜キャパシタ部を形成する際
の高温処理によって、薄膜キャパシタ部を構成する物質
がトランジスタ部がトランジスタ部に拡散してしまい、
トランジスタの特性が悪化してしまう。
は、半導体基板表面にトランジスタ部を形成後、トラン
ジスタ部上部に導電性層を堆積し、この上に薄膜キャパ
シタ部を形成するので、薄膜キャパシタ部を形成する際
の高温処理によって、薄膜キャパシタ部を構成する物質
がトランジスタ部がトランジスタ部に拡散してしまい、
トランジスタの特性が悪化してしまう。
【００１１】これに対して本発明の半導体記憶装置の製
造方法では、半導体基板上に薄膜キャパシタ部を形成
し、その後、コンタクト層上に導電性層を堆積して、最
後にトランジスタ部を形成する。このため、薄膜キャパ
シタ部を形成する際の高温処理によるトランジスタ部へ
の拡散がなくなり、トランジスタの特性が良好なものと
なる。
造方法では、半導体基板上に薄膜キャパシタ部を形成
し、その後、コンタクト層上に導電性層を堆積して、最
後にトランジスタ部を形成する。このため、薄膜キャパ
シタ部を形成する際の高温処理によるトランジスタ部へ
の拡散がなくなり、トランジスタの特性が良好なものと
なる。
【００１２】
【発明の実施の形態】以下図面を参照しつつ本発明の実
施の形態を説明する。 （第１の実施の形態）図１〜３は、本発明の第１の実施
の形態に係る、半導体記憶装置としての強誘電体メモリ
の製造工程断面図である。以下これらを製造工程に従っ
て説明する。
施の形態を説明する。 （第１の実施の形態）図１〜３は、本発明の第１の実施
の形態に係る、半導体記憶装置としての強誘電体メモリ
の製造工程断面図である。以下これらを製造工程に従っ
て説明する。
【００１３】まず図１に示す部分までの製造工程であ
る。［００１］配向を持つｎ型Ｓｉ基板１上に選択酸化
（ＬＯＣＯＳ）法による素子分離酸化膜２を形成する。
次にＢをイオン注入して深さ４００ｎｍ程度のｐ型のコ
ンタクト層３を形成する。熱酸化によって薄い酸化膜４
を形成した後、パターニングを行ない、薄膜キャパシタ
部となる部分のみ酸化膜を剥離してＳｉ基板１を露出さ
せる。このときコンタクト層３の一部が露出するように
する。
る。［００１］配向を持つｎ型Ｓｉ基板１上に選択酸化
（ＬＯＣＯＳ）法による素子分離酸化膜２を形成する。
次にＢをイオン注入して深さ４００ｎｍ程度のｐ型のコ
ンタクト層３を形成する。熱酸化によって薄い酸化膜４
を形成した後、パターニングを行ない、薄膜キャパシタ
部となる部分のみ酸化膜を剥離してＳｉ基板１を露出さ
せる。このときコンタクト層３の一部が露出するように
する。
【００１４】Ｓｉ基板１および酸化膜４上にスパッタ法
により、厚さ１００ｎｍ程度のＴｉＮ膜１１、１００ｎ
ｍ程度のＰｔ膜１２、２００ｎｍ程度のＢａＳｒＴｉＯ
3 （ＢＳＴＯ）膜１３を連続的に成膜する。Ｓｉ基板１
上に形成されたこれらの膜は、高温では［１００］に配
向し、エピタキシャル成長することになる。この際ＢＳ
ＴＯ膜１３は格子サイズの違いから、歪みを内包する。
これらをフォトレジストによってパターニングした後、
異方性エッチングにより薄膜キャパシタ部となる部分の
ＴｉＮ膜１１、Ｐｔ膜１２、歪み誘起ＢＳＴＯ膜１３の
みを残す。ＴｉＮ膜１１、Ｐｔ膜１２が下部電極、歪み
誘起ＢＳＴＯ膜１３が強誘電体層となる。なお歪み誘起
ＢＳＴＯ膜１３を成膜するときの基板温度は約６００℃
である。残った歪み誘起ＢＳＴＯ膜１３上にスパッタ法
により、上部電極としてＰｔ膜１４を堆積して薄膜キャ
パシタ部１５が完成する。
により、厚さ１００ｎｍ程度のＴｉＮ膜１１、１００ｎ
ｍ程度のＰｔ膜１２、２００ｎｍ程度のＢａＳｒＴｉＯ
3 （ＢＳＴＯ）膜１３を連続的に成膜する。Ｓｉ基板１
上に形成されたこれらの膜は、高温では［１００］に配
向し、エピタキシャル成長することになる。この際ＢＳ
ＴＯ膜１３は格子サイズの違いから、歪みを内包する。
これらをフォトレジストによってパターニングした後、
異方性エッチングにより薄膜キャパシタ部となる部分の
ＴｉＮ膜１１、Ｐｔ膜１２、歪み誘起ＢＳＴＯ膜１３の
みを残す。ＴｉＮ膜１１、Ｐｔ膜１２が下部電極、歪み
誘起ＢＳＴＯ膜１３が強誘電体層となる。なお歪み誘起
ＢＳＴＯ膜１３を成膜するときの基板温度は約６００℃
である。残った歪み誘起ＢＳＴＯ膜１３上にスパッタ法
により、上部電極としてＰｔ膜１４を堆積して薄膜キャ
パシタ部１５が完成する。
【００１５】その後、全面にリンガラスなどの絶縁性物
質からなる厚さ８００〜１０００ｎｍ程度の絶縁層２１
を堆積する。この絶縁層２１は薄膜キャパシタ部１５と
トランジスタ部とを分離する層間絶縁膜の役割を果たす
もので、薄膜キャパシタ部１５を構成する物質がトラン
ジスタ部に悪影響を及ぼすことを阻止する役割を持つ。
質からなる厚さ８００〜１０００ｎｍ程度の絶縁層２１
を堆積する。この絶縁層２１は薄膜キャパシタ部１５と
トランジスタ部とを分離する層間絶縁膜の役割を果たす
もので、薄膜キャパシタ部１５を構成する物質がトラン
ジスタ部に悪影響を及ぼすことを阻止する役割を持つ。
【００１６】化学的機械的研磨（ＣＭＰ）をかけ、表面
を平坦にした後、コンタクト層３上部の絶縁層２１に、
ＲＩＥ法を用いて開口部２３を設ける。次に図２に示す
部分までの製造工程である。
を平坦にした後、コンタクト層３上部の絶縁層２１に、
ＲＩＥ法を用いて開口部２３を設ける。次に図２に示す
部分までの製造工程である。
【００１７】まず開口部２３内にＷＳｉ2 を埋め込み、
導電性層２２とする。この導電性層２２および絶縁層２
１上に厚さ２００ｎｍ程度の非晶質Ｓｉ層３１をエピタ
キシャル成長させ、例えば６００℃、１時間のアニール
を行なう。アニールによって非晶質Ｓｉ層に数μｍ程度
の結晶粒が形成される。結晶の粒径が数μｍと、後に形
成されるトランジスタのチャネル部分の長さに比べて十
分に大きいため、トランジスタの特性は単結晶のものと
ほとんど同じぐらいの良好なものが得られる。
導電性層２２とする。この導電性層２２および絶縁層２
１上に厚さ２００ｎｍ程度の非晶質Ｓｉ層３１をエピタ
キシャル成長させ、例えば６００℃、１時間のアニール
を行なう。アニールによって非晶質Ｓｉ層に数μｍ程度
の結晶粒が形成される。結晶の粒径が数μｍと、後に形
成されるトランジスタのチャネル部分の長さに比べて十
分に大きいため、トランジスタの特性は単結晶のものと
ほとんど同じぐらいの良好なものが得られる。
【００１８】この結晶化されたＳｉ層を熱酸化して表面
に酸化膜を形成する。酸化膜の上部にＬＰＣＶＤ法によ
り多結晶Ｓｉ層を堆積し、この多結晶Ｓｉ層にリンをイ
オン注入、あるいは気相拡散して十分な導電性を持たせ
る。フォトレジストによるパターニングの後に異方性エ
ッチングを行ない、ゲート酸化膜３２およびゲート電極
３３を形成する。このゲート電極３３をマスクとしてＢ
のイオン注入を行ない、ｐ型のソース層３４およびドレ
イン層３５を形成する。この結果、ゲート酸化膜３２下
の多結晶Ｓｉ層３１1 がチャネル領域となり、トランジ
スタ部３６が完成する。
に酸化膜を形成する。酸化膜の上部にＬＰＣＶＤ法によ
り多結晶Ｓｉ層を堆積し、この多結晶Ｓｉ層にリンをイ
オン注入、あるいは気相拡散して十分な導電性を持たせ
る。フォトレジストによるパターニングの後に異方性エ
ッチングを行ない、ゲート酸化膜３２およびゲート電極
３３を形成する。このゲート電極３３をマスクとしてＢ
のイオン注入を行ない、ｐ型のソース層３４およびドレ
イン層３５を形成する。この結果、ゲート酸化膜３２下
の多結晶Ｓｉ層３１1 がチャネル領域となり、トランジ
スタ部３６が完成する。
【００１９】最後に図３に示す部分までの製造工程であ
る。全面にリンガラスなどの絶縁性物質からなる厚さ５
００ｎｍ程度の絶縁層４１を堆積して表面をＣＭＰによ
って平坦にした後、薄膜キャパシタ部１５、トランジス
タ部３６のソース層３４それぞれの上部にＲＩＥ法によ
って開口部４３を設ける。この開口部４３の各々にＡｌ
合金を埋め込んで引き出し配線４２として強誘電体メモ
リが完成する。
る。全面にリンガラスなどの絶縁性物質からなる厚さ５
００ｎｍ程度の絶縁層４１を堆積して表面をＣＭＰによ
って平坦にした後、薄膜キャパシタ部１５、トランジス
タ部３６のソース層３４それぞれの上部にＲＩＥ法によ
って開口部４３を設ける。この開口部４３の各々にＡｌ
合金を埋め込んで引き出し配線４２として強誘電体メモ
リが完成する。
【００２０】この強誘電体メモリはＳｉ基板１上に直
接、薄膜キャパシタ部１５が形成され、トランジスタ部
３６は、薄膜キャパシタ部１５とＳｉ基板１表面のコン
タクト層３およびコンタクト層３上部の導電性層２２を
介して、絶縁層２１上に形成されている。このため、コ
ンタクト層３の長さを任意に調整することにより、設計
の自由度が増す。
接、薄膜キャパシタ部１５が形成され、トランジスタ部
３６は、薄膜キャパシタ部１５とＳｉ基板１表面のコン
タクト層３およびコンタクト層３上部の導電性層２２を
介して、絶縁層２１上に形成されている。このため、コ
ンタクト層３の長さを任意に調整することにより、設計
の自由度が増す。
【００２１】またトランジスタ部３６を、薄膜キャパシ
タ部１５の形成後に形成しているため、薄膜キャパシタ
部１５を形成するときの熱処理による、薄膜キャパシタ
部１５を構成する物質の拡散によるトランジスタ部３６
への悪影響を防止できる。従ってトランジスタ部３６の
特性が良好なものとなる。
タ部１５の形成後に形成しているため、薄膜キャパシタ
部１５を形成するときの熱処理による、薄膜キャパシタ
部１５を構成する物質の拡散によるトランジスタ部３６
への悪影響を防止できる。従ってトランジスタ部３６の
特性が良好なものとなる。
【００２２】（第２の実施の形態）図４に本発明の第２
の実施の形態に係る強誘電体メモリの断面図を示す。こ
の図では図３と同一部分には同一符号を付けてある。
の実施の形態に係る強誘電体メモリの断面図を示す。こ
の図では図３と同一部分には同一符号を付けてある。
【００２３】この強誘電体メモリが図３の強誘電体メモ
リと異なる点は、コンタクト層３上に形成する導電性層
２２としてＳｉ基板１と同配向の単結晶Ｓｉを用い、こ
の単結晶シリコンがトランジスタ部３６のドレイン層３
５を兼ねていることである。
リと異なる点は、コンタクト層３上に形成する導電性層
２２としてＳｉ基板１と同配向の単結晶Ｓｉを用い、こ
の単結晶シリコンがトランジスタ部３６のドレイン層３
５を兼ねていることである。
【００２４】この単結晶Ｓｉは次のようにして作成す
る。まず、開口部２３を含む絶縁層２１上に多結晶Ｓｉ
を堆積し、例えば６００℃、１時間のアニールを行な
う。多結晶Ｓｉは開口部２３の底部でＳｉ基板１に接し
ているため、この底部の部分からＳｉ基板１と同配向の
固層成長が起こり、単結晶領域が形成される。この単結
晶領域は数十μｍの領域にわたって形成されるので、こ
の部分にトランジスタ３６を作成することが可能とな
る。
る。まず、開口部２３を含む絶縁層２１上に多結晶Ｓｉ
を堆積し、例えば６００℃、１時間のアニールを行な
う。多結晶Ｓｉは開口部２３の底部でＳｉ基板１に接し
ているため、この底部の部分からＳｉ基板１と同配向の
固層成長が起こり、単結晶領域が形成される。この単結
晶領域は数十μｍの領域にわたって形成されるので、こ
の部分にトランジスタ３６を作成することが可能とな
る。
【００２５】この強誘電体メモリでも図３の強誘電体メ
モリと同様な効果が得られる。なお本発明は以上の実施
の形態に限定されるものではない。以上の実施形態にお
ける導電型を逆にすることも可能である。また絶縁層と
してはＳｉ3 Ｎ4 、ＢＰＳＧ、ＴＥＯＳ、液相から堆積
したＳｉＯ2 など、導電性層としてはドープト多結晶Ｓ
ｉ、エピタキシャル成長させたＳｉなどを用いることも
可能である。さらに薄膜キャパシタ部の下部電極として
はＲｕＯ2 、Ｉｒなど、強誘電体層としてはＰＺＴ、Ｓ
ｒＢｉ2 ＴａＯ7 、Ｙ１など、上部電極としてはＲｅＯ
3 などを用いることもできる。その他、本発明の要旨を
逸脱しない範囲で種々の変形が可能である。
モリと同様な効果が得られる。なお本発明は以上の実施
の形態に限定されるものではない。以上の実施形態にお
ける導電型を逆にすることも可能である。また絶縁層と
してはＳｉ3 Ｎ4 、ＢＰＳＧ、ＴＥＯＳ、液相から堆積
したＳｉＯ2 など、導電性層としてはドープト多結晶Ｓ
ｉ、エピタキシャル成長させたＳｉなどを用いることも
可能である。さらに薄膜キャパシタ部の下部電極として
はＲｕＯ2 、Ｉｒなど、強誘電体層としてはＰＺＴ、Ｓ
ｒＢｉ2 ＴａＯ7 、Ｙ１など、上部電極としてはＲｅＯ
3 などを用いることもできる。その他、本発明の要旨を
逸脱しない範囲で種々の変形が可能である。
【００２６】
【発明の効果】以上説明したように本発明によれば、設
計の自由度を確保できる半導体記憶装置を提供すること
ができる。また、トランジスタの特性が良好となる半導
体記憶装置の製造方法を提供することができる。
計の自由度を確保できる半導体記憶装置を提供すること
ができる。また、トランジスタの特性が良好となる半導
体記憶装置の製造方法を提供することができる。
【図１】 本発明の第１の実施の形態に係る強誘電体メ
モリの製造工程断面図。
モリの製造工程断面図。
【図２】 本発明の第１の実施の形態に係る強誘電体メ
モリの製造工程断面図。
モリの製造工程断面図。
【図３】 本発明の第１の実施の形態に係る強誘電体メ
モリの製造工程断面図。
モリの製造工程断面図。
【図４】 本発明の第２の実施の形態に係る強誘電体メ
モリの断面図。
モリの断面図。
１；Ｓｉ基板 ３；コンタクト層 １１；ＴｉＮ膜 １２；Ｐｔ膜 １３；歪み誘起ＢａＳｒＴｉＯ3 膜 １４；Ｐｔ膜 １５；薄膜キャパシタ部 ２１；絶縁層 ２２；導電性層 ３６；トランジスタ部
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/788 29/792
Claims (2)
- 【請求項１】 半導体基板と、 この半導体基板表面に形成されたコンタクト層と、 このコンタクト層と接するように前記半導体基板上に形
成されておりかつ下部電極・強誘電体層・上部電極が積
層された薄膜キャパシタ部と、 前記半導体基板上に形成された絶縁層と、 前記コンタクト層上の前記薄膜キャパシタ部とは異なる
位置に形成された前記絶縁層の開口部に設けられた導電
性層と、 この導電性層に接するようにかつ前記絶縁層上に形成さ
れたトランジスタ部とを備えた半導体記憶装置。 - 【請求項２】 半導体基板表面にコンタクト層を形成す
る工程と、 前記半導体基板上の前記コンタクト層に接する部分に下
部電極・強誘電体層・上部電極を積層し薄膜キャパシタ
部を形成する工程と、 前記半導体基板上に絶縁層を形成する工程と、 前記コンタクト層上部の前記薄膜キャパシタ部とは異な
る位置に前記絶縁層の開口部を設ける工程と、 前記開口部に導電性層を堆積する工程と、 前記導電性層に接するようにかつ前記絶縁層上にトラン
ジスタ部を形成する工程とを備えた半導体記憶装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7253289A JPH0997877A (ja) | 1995-09-29 | 1995-09-29 | 半導体記憶装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7253289A JPH0997877A (ja) | 1995-09-29 | 1995-09-29 | 半導体記憶装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0997877A true JPH0997877A (ja) | 1997-04-08 |
Family
ID=17249220
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7253289A Pending JPH0997877A (ja) | 1995-09-29 | 1995-09-29 | 半導体記憶装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0997877A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006253540A (ja) * | 2005-03-14 | 2006-09-21 | Tohoku Univ | 無線信号処理装置 |
| KR100706001B1 (ko) * | 2003-10-31 | 2007-04-11 | 각코호진 와세다다이가쿠 | 박막 콘덴서, 박막 콘덴서 내장형 고밀도 실장 기판, 및박막 콘덴서의 제조 방법 |
| JP2022125146A (ja) * | 2014-05-30 | 2022-08-26 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
1995
- 1995-09-29 JP JP7253289A patent/JPH0997877A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100706001B1 (ko) * | 2003-10-31 | 2007-04-11 | 각코호진 와세다다이가쿠 | 박막 콘덴서, 박막 콘덴서 내장형 고밀도 실장 기판, 및박막 콘덴서의 제조 방법 |
| JP2006253540A (ja) * | 2005-03-14 | 2006-09-21 | Tohoku Univ | 無線信号処理装置 |
| JP2022125146A (ja) * | 2014-05-30 | 2022-08-26 | 株式会社半導体エネルギー研究所 | 半導体装置 |
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