JPH088407A - 強誘電体容量とその製造方法及びメモリセル - Google Patents
強誘電体容量とその製造方法及びメモリセルInfo
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- JPH088407A JPH088407A JP6138826A JP13882694A JPH088407A JP H088407 A JPH088407 A JP H088407A JP 6138826 A JP6138826 A JP 6138826A JP 13882694 A JP13882694 A JP 13882694A JP H088407 A JPH088407 A JP H088407A
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Abstract
部電極として使えるようにする。また下部電極と絶縁膜
の界面状態を良好にする。 【構成】 下部電極1上にシリコン窒化酸化膜等の、強
誘電体膜からの金属の拡散を防げる絶縁膜2を形成す
る。その上にSrBi2 Ta2 O9 等の強誘電体膜4を
形成する。予め絶縁膜2を設けてから強誘電体膜4を堆
積するので、下部電極1の酸化を防ぐことができる。次
に上部電極層5を形成する。その結果下部電極1と絶縁
膜2の界面状態が良くなり、リーク電流が低減し、絶縁
膜厚の制御もできる。また下部電極材料に酸化されやす
いが微細加工が可能なポリシリコン、チタン、タングス
テン等も使えるようになる。
Description
メモリセル構造に関し、特に強誘電体の残留分極を利用
する不揮発性メモリのメモリセル構造およびそれに用い
る強誘電体容量構造に関する。
量は、強誘電体膜を高温・酸素雰囲気中で成膜したり、
あるいは強誘電体膜成膜後に酸素雰囲気中で熱処理を行
ったりする必要があるため、耐酸化性に優れたPtある
いはPdを電極として用いなければならない(特開平4
−349657号公報)(図12)。
を高くするためには、メモリセル面積を縮小しなければ
ならず、そのためにはメモリセルトランジスタと強誘電
体容量を埋め込み性の良い例えばポリシリコンプラグ等
で接続し、かつその際に強誘電体容量の下部電極を微細
加工可能な例えばポリシリコン等を用いて形成すること
が望ましい。ただし、強誘電体成膜時に高温の熱処理を
行うので、耐熱性が必要である。ここで他のプラグ材
料、電極材料としては、タングステン、チタンおよびシ
リコンも含めてそれらが混在する物質等が考えられる。
膜を形成すると、電極が酸化され、前記酸化によって形
成される絶縁膜と電極との界面状態が悪いためにリーク
電流が増加する、あるいは前記酸化によって形成される
絶縁膜厚の制御性が悪く、電気特性ばらつきの原因にな
る等の問題が生じる(図13)。
と強誘電体容量をコンタクトプラグで接続するメモリセ
ル構造を用いることによりメモリセル面積の縮小を可能
にするために、微細加工可能な電極を用いることができ
る強誘電体容量、およびそれを用いた不揮発性メモリ用
メモリセルを提供することにある。
量は、下部電極上にあらかじめ制御性良く形成された強
誘電体からの金属拡散を防ぐ絶縁膜と、前記絶縁膜上に
形成された強誘電体膜と上部電極とによって構成されて
いる。その際、絶縁膜と強誘電体との間に、強誘電体か
らの金属拡散を防ぐためのバリアメタルが形成されてい
ても良い。
絶縁膜を形成することにより、下部電極と絶縁膜との界
面状態が良好で、電気特性ばらつきの少ない強誘電体容
量を形成できる。
説明する。
可能な下部電極1上に絶縁膜2が形成されている。ここ
で、下部電極1の材料としては、ポリシリコン、チタ
ン、チタンシリサイド、窒化チタン、タングステン、タ
ングステンシリサイド、チタンタングステン等の、Pt
やPdに比べてより微細加工(RIE)可能な材料を使
うことができる。絶縁膜2の材料としては、シリコン窒
化酸化膜、シリコン窒化膜、酸化チタン膜、酸化タンタ
ル膜、シリコン酸化膜等を用いる。絶縁膜2は熱酸化、
CVD等で形成する。ここで、あらかじめ下部電極1上
に絶縁膜が形成されていることにより、下部電極1と絶
縁膜2との界面状態を良好にすることができる。上述の
下部電極の材料は酸化されやすいものが多いが、絶縁膜
2を設けることで酸化を防ぐことができる。そのため上
述のような微細加工のできる材料が使えるわけである。
ている。この場合、強誘電体膜4中の金属が絶縁膜2あ
るいは下部電極1へと拡散するのを防ぐためのバリアメ
タル層が形成されていないので、絶縁膜2として、例え
ばシリコン窒化酸化膜のような、金属拡散を防ぐ膜を用
いる必要がある。
め、バリアメタル層が酸化することにより絶縁膜が新た
に形成されることがないので、下部電極1と強誘電体膜
4との間に存在するのは、絶縁膜2のみになる。従っ
て、本構造においては、絶縁膜2によって図10の等価
回路に示した常誘電体容量22の容量値が決定され、強
誘電体膜4によって強誘電体容量24の容量値が決定さ
れる。また、絶縁膜2は制御性よく形成することができ
るので、強誘電体容量24に実効的にかかる電圧を制御
することができる。
され、全体として強誘電体容量を構成している。
Ta2 O9 を用いた場合に、強誘電体容量24にかかる
電圧の容量全体にかかる電圧に対する割合の強誘電体膜
4の膜厚依存性を、絶縁膜2のシリコン酸化膜の膜厚を
パラメータとして実線で示す。点線で示されているの
は、図中に記した電圧を容量全体にかけた場合に、メモ
リ動作を行うために強誘電体容量24にかけなければな
らない必要最小限の電圧である。例えば、100nm厚の
SrBi2 Ta2 O9 を強誘電体膜4として用いると、
絶縁膜2の膜厚をシリコン酸化膜換算で2.5nmにすれ
ば、2.5Vを容量全体にかければメモリ動作を行うこ
とができる。例えば、絶縁膜2としてタンタル酸化膜を
用いれば、この膜厚を実現することができる。また、容
量全体にかける電圧を3.3Vにすれば、絶縁膜2の膜
厚をシリコン酸化膜換算で5nmにすることにより、メモ
リ動作を行うことができる。例えば、絶縁膜2としてシ
リコン窒化酸化膜を用いれば、この膜厚を実現すること
ができる。
に示したものと同様に、微細加工可能な下部電極1と絶
縁膜2との界面状態が良好になるように絶縁膜2が下部
電極1上に形成されている。絶縁膜2としては実施例1
と同様の材料を使うことができる。
されている。これは、強誘電体膜4中の金属が絶縁膜2
あるいは下部電極1へと拡散するのを防ぐためである。
形成されている。バリアメタル層3が耐酸化性の低い物
質、例えばチタン、ポリシリコン、タングステン等であ
る場合、強誘電体膜4成膜時にバリアメタル層3が酸化
される可能性があるが、絶縁膜2があらかじめ形成され
ているため、下部電極1と絶縁膜2との良好な界面状態
を保つことができる。バリアメタル層3として耐酸化性
の高いPt、あるいは酸化しても導電体であるRu等を
用いると、強誘電体膜4を成膜する際に新たに絶縁膜が
形成されないので、下部電極1、絶縁膜2、バリアメタ
ル3によって構成される容量の容量値は最初に形成した
絶縁膜2によって決定される。従って、容量値の制御性
が高くなる。
示すように強誘電体容量24と常誘電体容量22が直列
に接続しているため、強誘電体容量24の容量値と常誘
電体容量22の容量値との比によって、容量全体にかか
る電圧に対するそれぞれの容量にかかる電圧の比が決定
される。従って、強誘電体容量24の容量値が決まって
いる場合、常誘電体容量22の容量値を制御することに
より、強誘電体容量にかかる電圧を制御することができ
る。本構造では、下部電極1、絶縁膜2、バリアメタル
3によって常誘電体容量22が形成され、バリアメタル
3、強誘電体膜4、上部電極層5によって強誘電体容量
24が形成されている。
され、全体として強誘電体容量を構成している。
さな凹凸を有するポリシリコン下部電極11上に、実施
例1に示したものと同様に、界面状態の良好な絶縁膜2
が形成されている。
成されている。ここで、耐酸化性金属の代わりに、酸化
されても導電性を持つ金属を使用しても良い。
が形成されている。強誘電体膜4の直下層が耐酸化性金
属あるいは酸化されても導電性の金属であるため、強誘
電体膜4の成膜時に新たに絶縁層が生じることはない。
ポリシリコン下部電極11を用いているため、図10の
等価回路に示す強誘電体容量24と常誘電体容量22と
の直列接続のうち、常誘電体容量22の容量値を、平坦
なポリシリコン下部電極を用いる場合に比べて大きくす
ることができる。したがって、容量全体にかかる電圧の
うち、実効的に強誘電体容量24に対してかかる電圧が
高くなり、強誘電体の分極反転を起こしやすくすること
ができる。具体的には、図11に示したグラフにおい
て、絶縁膜2の酸化膜換算の膜厚を薄くするのと同じ効
果が得られる。すなわち、例えば、小さな凹凸を有する
ポリシリコン下部電極11を用いることにより、下部電
極の表面積を2倍にすることができれば、常誘電体容量
22の容量値が2倍になり、絶縁膜2のシリコン酸化膜
換算の膜厚を2分の1にするのと同じ効果が得られる。
され、全体として強誘電体容量を構成している。
め基板上に形成された層間絶縁膜17の溝部に微細加工
可能な下部電極1を埋め込みその上に絶縁膜2、強誘電
体膜4、上部電極層5が形成されている。
ーゲル法等により形成する際に、下部電極端部で強誘電
体膜の膜厚が薄くなることと、電極形状から生じる電界
集中との相乗効果による、下部電極端部でのリーク電流
増大、絶縁破壊を防ぐことができる。
て、下部電極を層間絶縁膜中に埋め込んだ構造を示して
いるが、同様に実施例2〜3に示した構造に対して、下
部電極を層間絶縁膜中に埋め込んだ構造にしても良い。
トランジスタ16のソース・ドレインの一方と、ビット
線20とが接続されている。また、ソース・ドレインの
他方は、強誘電体容量34の上部電極または下部電極の
一方に接続されている。そして、電界効果トランジスタ
16のゲート電極がワード線26に接続され、メタルセ
ルを構成している。ここで、強誘電体容量34として
は、実施例1〜4に記した構造を用いる。
メモリセル面積が小さい、高集積化に適した不揮発性メ
モリセルを形成することができる。
電界効果トランジスタ6、およびフィールド酸化膜7が
形成され、前記フィールド酸化膜7上に実施例1〜4に
示した強誘電体容量34が形成されている。また、電界
効果トランジスタ6のソース・ドレインの一方と強誘電
体容量34の上部電極とが接続されるように金属配線層
8が形成されている。そして、ソース・ドレインの他方
にビット線10が接続され、不揮発性メモリ用メモリセ
ルを構成している。
4の下側を通っているが、上側を通るようにしてもよ
い。
電極として微細加工可能な材料を用いているので、従来
の耐酸化性金属を下部電極に使用するものに比べて、メ
モリセル全体の微細化にも有利である。
電界効果トランジスタ6、およびフィールド酸化膜7が
形成され、トランジスタ6上に実施例1〜4に示した強
誘電体容量34が形成されている点が実施例6と異なっ
ている。トランジスタ6のソース・ドレインの一方と強
誘電体容量34の上部電極とが接続されるように金属配
線層8が形成されている。そして、電界効果トランジス
タ6のソース・ドレインの他方にビット線10が接続さ
れ、不揮発性メモリ用メモリセルを構成している。な
お、強誘電体容量34は、トランジスタ6上とフィール
ド酸化膜7上にまたがって形成されても良い。また図7
では、ビット線10は強誘電体容量34の下側を通って
いるが、上側を通るようにしてもよい。
造と同様に、強誘電体容量の下部電極として微細加工可
能な材料を用いているので、従来の耐酸化性金属を下部
電極に使用するものに比べて、メモリセル全体の微細化
にも有利である。
電界効果トランジスタ6、およびフィールド酸化膜7が
形成され、ソース・ドレインの一方と強誘電体容量34
の下部電極とがコンタクト電極9で接続されるように実
施例1〜4に示した強誘電体容量34が形成されてい
る。そして、ソース・ドレインの他方にビット線10が
接続され、かつビット線10と強誘電体容量34とが短
絡しないように強誘電体容量34上にビット線10が形
成され、不揮発性メモリ用メモリセルを構成している。
よび強誘電体膜が下部電極と同様に加工されているが、
上部電極および強誘電体膜を隣接するセルアレイと共通
にしてもよい。下部電極に微細加工可能な材料を用いて
いるので、上部電極および強誘電体膜は微細加工をしな
くても、小さなメモリセルを形成することができる。
との寄生容量が大きくなるため、上部電極を駆動させる
方式でメモリを動作させると、データの読み出し、書き
込みにかかる時間が長くなり、メモリの動作速度が遅く
なってしまう。従って、上部電極を駆動させない方式で
メモリを動作させる必要があるが、そのためには、電源
電圧の2分の1の電圧で、強誘電体が分極反転する必要
がある。そこで、例えば実施例1に示したように、図1
に示した強誘電体容量で、100nm厚のSrBi2 Ta
2 O9 を強誘電体膜4として用い、絶縁膜2の膜厚をシ
リコン酸化膜換算で2.5nmにすれば、2.5Vを容量
全体にかければメモリ動作を行うことができるので、5
Vの電源電圧ならば動作可能である。
電界効果トランジスタ6、およびフィールド酸化膜7が
形成され、ソース・ドレインの一方と強誘電体容量34
とがコンタクト電極9で接続されるように実施例1〜4
に示した強誘電体容量34が形成されている。そして、
ソース・ドレインの他方にビット線10が接続され、か
つビット線10と強誘電体容量34とが短絡しないよう
にビット線10上に強誘電体容量34が形成され、不揮
発性メモリ用メモリセルを構成している。
よび強誘電体が下部電極と同様に加工されているが、実
施例8に示したものと同様に、上部電極および強誘電体
膜をセルアレイ内部では加工しない方法も考えられる。
すると、下部電極に微細加工可能な材料を用いているの
で、上部電極および強誘電体膜は微細加工をしなくて
も、小さなメモリセルを形成することができる。また、
上部電極と他の配線層との寄生容量が大きくなる問題に
関しても実施例8と同様である。
体との間に、強誘電体膜からの金属拡散を防ぐ絶縁膜あ
るいはこれに加えてバリアメタルを挿入することによ
り、下部電極に酸化されやすい材料を使ったとしても絶
縁膜との界面状態が良好で、電気特性ばらつきの少ない
強誘電体容量を形成することができ、その結果、メモリ
セルトランジスタと強誘電体容量とをコンタクト電極で
接続するタイプのメモリセル構造が実現可能になり、メ
モリセル面積を縮小することができる。また、メモリセ
ルトランジスタと強誘電体容量をコンタクト電極で接続
しないメモリセル構造を用いる場合にも、下部電極にP
t等に比べて微細加工可能な材料を用いることができる
ため、メモリセル面積の縮小に対して有利になってい
る。
図である。
びメモリ動作に必要な電圧値を説明するグラフである。
る。
る。
Claims (11)
- 【請求項1】下部電極と、この電極上に形成された、強
誘電体膜からの金属拡散を防ぐ絶縁膜と、この絶縁膜上
に形成された強誘電体膜と、この強誘電体膜上に形成さ
れた上部電極とによって構成されることを特徴とする強
誘電体容量。 - 【請求項2】下部電極を形成し、その上に強誘電体膜か
らの金属拡散を防ぐ絶縁膜を形成し、その上に強誘電体
膜を形成し、この強誘電体膜上に上部電極を形成したこ
とを特徴とする強誘電体容量の製造方法。 - 【請求項3】下部電極と、この電極上に形成された絶縁
膜と、この絶縁膜上に形成されたバリアメタルと、バリ
アメタルの上に形成された強誘電体膜と、この強誘電体
膜上に形成された上部電極とによって構成されることを
特徴とする強誘電体容量。 - 【請求項4】下部電極が表面に微細な凹凸を有するポリ
シリコンである請求項1または3に記載の強誘電体容
量。 - 【請求項5】下部電極が基板上に形成された絶縁膜の溝
部に埋め込まれている請求項1、3または4に記載の強
誘電体容量。 - 【請求項6】強誘電体膜からの金属拡散を防ぐ絶縁膜と
して、シリコン窒化膜、シリコン窒化酸化膜、酸化チタ
ン膜、酸化タンタル膜、あるいはシリコン酸化膜を用い
る請求項1、3、4または5に記載の強誘電体容量。 - 【請求項7】請求項1、3、4、5または6に示した強
誘電体容量の下部電極あるいは上部電極のいずれかと電
界効果トランジスタのソース・ドレインのいずれかとを
接続し、このソース・ドレインのうち、強誘電体容量に
接続されていない側をビット線に接続し、前記電界効果
トランジスタのゲート電極をワード線に接続することに
よって構成されることを特徴とする不揮発性メモリ用メ
モリセル構造。 - 【請求項8】基板上に形成された電界効果トランジスタ
と、前記電界効果トランジスタを電気的に分離するため
のフィールド酸化膜と、前記フィールド酸化膜上に形成
された請求項1、3、4、5または6に示した強誘電体
容量と、前記電界効果トランジスタと前記強誘電体容量
とを接続する金属配線層とで構成されることを特徴とす
る不揮発性メモリ用メモリセル構造。 - 【請求項9】基板上に形成された電界効果トランジスタ
と、前記電界効果トランジスタを電気的に分離するため
のフィールド酸化膜と、少なくともその一部が前記電界
効果トランジスタ上に層間絶縁膜をはさんで形成された
請求項1、3、4、5または6に示した強誘電体容量
と、前記電界効果トランジスタと前記強誘電体容量とを
接続する金属配線層とで構成されることを特徴とする不
揮発性メモリ用メモリセル構造。 - 【請求項10】基板上に形成された電界効果トランジス
タと、前記電界効果トランジスタ上に層間絶縁膜をはさ
んで形成され、かつ前記電界効果トランジスタのソース
・ドレインの一方とコンタクト電極によって接続された
請求項1、3、4、5または6に示した強誘電体容量
と、前記強誘電体容量の上部に層間絶縁膜をはさんで形
成され、かつ前記電界効果トランジスタのソース・ドレ
インの他方に接続されたビット線とによって構成される
不揮発性メモリ用メモリセル構造。 - 【請求項11】基板上に形成された電界効果トランジス
タと、前記電界効果トランジスタ上に層間絶縁膜をはさ
んで形成され、かつ前記電界効果トランジスタのソース
・ドレインの一方とコンタクト電極によって接続された
ビット線と、前記ビット線の上部に層間絶縁膜をはさん
で形成され、かつ前記電界効果トランジスタのソース・
ドレインの他方に接続された請求項1、3、4、5また
は6に示した強誘電体容量とによって構成される不揮発
性メモリ用メモリセル構造。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6138826A JP2755174B2 (ja) | 1994-06-21 | 1994-06-21 | 強誘電体容量及びメモリセル構造 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP9274202A Division JPH10135418A (ja) | 1997-10-07 | 1997-10-07 | 強誘電体容量およびメモリセル構造 |
Publications (2)
Publication Number | Publication Date |
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JPH088407A true JPH088407A (ja) | 1996-01-12 |
JP2755174B2 JP2755174B2 (ja) | 1998-05-20 |
Family
ID=15231134
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Country Status (1)
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FPAY | Renewal fee payment (event date is renewal date of database) |
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