JPH0590606A - 半導体装置 - Google Patents
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
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Abstract
(57)【要約】
【目的】強誘電体キャパシタを用いた半導体装置におい
て、Ａｌ配線形成後も高温処理を可能とする。 【構成】強誘電体キャパシタの電極として、ＰｔとＴ
ｉ、ＴｉＮなどの積層電極を用いることにより、配線電
極であるＡｌとＰｔの反応を阻止する。 【効果】Ｔｉ、ＴｉＮなどの金属により、ＡｌとＰｔと
の反応が防げるため、Ａｌ電極形成後でも、５００Ｃ程
度の熱処理が可能となり、信頼性の高い半導体装置が形
成できる。
て、Ａｌ配線形成後も高温処理を可能とする。 【構成】強誘電体キャパシタの電極として、ＰｔとＴ
ｉ、ＴｉＮなどの積層電極を用いることにより、配線電
極であるＡｌとＰｔの反応を阻止する。 【効果】Ｔｉ、ＴｉＮなどの金属により、ＡｌとＰｔと
の反応が防げるため、Ａｌ電極形成後でも、５００Ｃ程
度の熱処理が可能となり、信頼性の高い半導体装置が形
成できる。
Description
【０００１】
【産業上の利用分野】本発明は、強誘電体からなるキャ
パシタを用いた半導体メモリ、その中でも特に電気的に
書換可能な不揮発性メモリの構造に関するものである。
パシタを用いた半導体メモリ、その中でも特に電気的に
書換可能な不揮発性メモリの構造に関するものである。
【０００２】
【従来の技術】従来の不揮発性メモリとしては、絶縁ゲ
ート中のトラップ、または浮遊ゲートにシリコン基板か
らの電荷を注入することによりシリコン基板の表面ポテ
ンシャルが変調される現象を用いた、ＭＩＳ型トランジ
スタが一般に使用されており、ＥＰＲＯＭ（紫外線消去
型不揮発性メモリ）やＥＥＰＲＯＭ（電気的書換可能型
不揮発性メモリ）などとして実用化されている。
ート中のトラップ、または浮遊ゲートにシリコン基板か
らの電荷を注入することによりシリコン基板の表面ポテ
ンシャルが変調される現象を用いた、ＭＩＳ型トランジ
スタが一般に使用されており、ＥＰＲＯＭ（紫外線消去
型不揮発性メモリ）やＥＥＰＲＯＭ（電気的書換可能型
不揮発性メモリ）などとして実用化されている。
【０００３】
【発明が解決しようとする課題】しかしこれらの不揮発
性メモリは、情報の書換電圧が、通常２０Ｖ前後と高い
ことや、書換時間が非常に長い（例えばＥＥＰＲＯＭの
ばあいは数十ｍｓｅｃ）等の欠点を有する。また、情報
の書換回数が約１０万回程度であり、繰り返し使用する
場合には問題が多い。
性メモリは、情報の書換電圧が、通常２０Ｖ前後と高い
ことや、書換時間が非常に長い（例えばＥＥＰＲＯＭの
ばあいは数十ｍｓｅｃ）等の欠点を有する。また、情報
の書換回数が約１０万回程度であり、繰り返し使用する
場合には問題が多い。
【０００４】電気的に分極が反転可能である強誘電体を
用いた不揮発性メモリに関しては書き込み時間と読みだ
し時間が原理的にほぼ同じであり、また電源を切っても
分極は保持されるため、理想的な不揮発性メモリとなる
可能性を有する。この様な強誘電体を用いた不揮発性メ
モリについては、例えば米国特許４１４９３０２のよう
に、シリコン基板上に強誘電体からなるキャパシタを集
積した構造や、米国特許３８３２７００の様にＭＩＳ型
トランジスタのゲート部分に強誘電体膜を配置した不揮
発性メモリ等の提案がなされている。また、最近ではＭ
ＯＳ型半導体装置に強誘電体キャパシタを積層した構造
の不揮発性メモリがＩＥＤＭ’８７、ｐｐ．８５０−８
５１に提案されている。このような強誘電体キャパシタ
を積層した構造の不揮発性メモリにおいては、強誘電体
膜の電極としてＰｔなどを用い、配線電極のＡｌによ
り、集積回路を構成する。強誘電体キャパシタの電極部
分では、ＰｔとＡｌが接触するが、ＰｔとＡｌは低温
（約３００Ｃ）でも容易に反応するため、Ａｌ配線後の
パッシベーション膜の形成（通常４００Ｃ）ができない
などの問題がある。また、かりにポリイミド膜などの低
温で形成が可能なパッシベーション膜を用いたとしても
長期信頼性、特に高温動作時の長期信頼性が確保できな
いという問題もある。そこで本発明はこのような課題を
解決するもので、その目的とするところはＡｌ配線形成
後でも高温処理が可能で長期信頼性も優れた強誘電体メ
モリを提供するところにある。
用いた不揮発性メモリに関しては書き込み時間と読みだ
し時間が原理的にほぼ同じであり、また電源を切っても
分極は保持されるため、理想的な不揮発性メモリとなる
可能性を有する。この様な強誘電体を用いた不揮発性メ
モリについては、例えば米国特許４１４９３０２のよう
に、シリコン基板上に強誘電体からなるキャパシタを集
積した構造や、米国特許３８３２７００の様にＭＩＳ型
トランジスタのゲート部分に強誘電体膜を配置した不揮
発性メモリ等の提案がなされている。また、最近ではＭ
ＯＳ型半導体装置に強誘電体キャパシタを積層した構造
の不揮発性メモリがＩＥＤＭ’８７、ｐｐ．８５０−８
５１に提案されている。このような強誘電体キャパシタ
を積層した構造の不揮発性メモリにおいては、強誘電体
膜の電極としてＰｔなどを用い、配線電極のＡｌによ
り、集積回路を構成する。強誘電体キャパシタの電極部
分では、ＰｔとＡｌが接触するが、ＰｔとＡｌは低温
（約３００Ｃ）でも容易に反応するため、Ａｌ配線後の
パッシベーション膜の形成（通常４００Ｃ）ができない
などの問題がある。また、かりにポリイミド膜などの低
温で形成が可能なパッシベーション膜を用いたとしても
長期信頼性、特に高温動作時の長期信頼性が確保できな
いという問題もある。そこで本発明はこのような課題を
解決するもので、その目的とするところはＡｌ配線形成
後でも高温処理が可能で長期信頼性も優れた強誘電体メ
モリを提供するところにある。
【０００５】
【課題を解決するための手段】本発明は、強誘電体から
なるキャパシタと、ＭＯＳトランジスタが同一半導体基
板上に集積化された半導体メモリにおいて、強誘電体か
らなるキャパシタの上部電極が、強誘電体膜と接するＰ
ｔと、Ｐｔ上に積層され、配線電極であるＡｌと接触す
るＴｉ、ＴｉＮなどからなることを特徴とする。
なるキャパシタと、ＭＯＳトランジスタが同一半導体基
板上に集積化された半導体メモリにおいて、強誘電体か
らなるキャパシタの上部電極が、強誘電体膜と接するＰ
ｔと、Ｐｔ上に積層され、配線電極であるＡｌと接触す
るＴｉ、ＴｉＮなどからなることを特徴とする。
【０００６】
【作用】本発明の半導体装置の構造によると、Ｐｔ電極
上に積層されたＴｉ、ＴｉＮなどは、ＰｔとＡｌとの反
応を阻止するバリアメタルとして働き、Ａｌ電極形成後
でも高温処理が可能となる。また、ＰｔとＴｉの積層電
極を同時にエッチングするような製造方法にすれば、特
に製造工程が増える事なく本発明の構造が実現できる。
上に積層されたＴｉ、ＴｉＮなどは、ＰｔとＡｌとの反
応を阻止するバリアメタルとして働き、Ａｌ電極形成後
でも高温処理が可能となる。また、ＰｔとＴｉの積層電
極を同時にエッチングするような製造方法にすれば、特
に製造工程が増える事なく本発明の構造が実現できる。
【０００７】
【実施例】以下、本発明の半導体装置の一実施例に於け
る主要断面図である。以下、図１に従い、本発明の半導
体装置を説明する。また、ここでは、説明の都合上Ｓｉ
基板を用い、Ｎチャンネルトランジスタを用いた例につ
き説明する。
る主要断面図である。以下、図１に従い、本発明の半導
体装置を説明する。また、ここでは、説明の都合上Ｓｉ
基板を用い、Ｎチャンネルトランジスタを用いた例につ
き説明する。
【０００８】１０１はＰ型Ｓｉ基板であり、例えば２０
Ｏｈｍ．ｃｍの比抵抗のウェハを用いる。１０２は素子
分離用の絶縁膜であり、例えば従来技術であるＬＯＣＯ
Ｓ法により酸化膜を６０００Ａ形成する。１０３はソー
スとなるＮ型拡散層であり、例えばリンを８０ＫｅＶ、
５Ｅ１５ｃｍ−２イオン注入することにより形成する。
１０４はドレインとなるＮ型拡散層であり、１０３のソ
ース拡散層と同時にイオン注入法により形成する。１０
５はゲート酸化膜であり、例えば熱酸化法により、３０
０Ａ形成する。１０６はゲート電極であり例えばリンで
ドープされたポリシリコンを５０００Ａ形成する。１０
７は１０６のポリシリコン形成後に形成された層間絶縁
膜であり、例えば４０００ＡのＣＶＤ−ＳｉＯ２を形成
する。１０８が強誘電体キャパシタの一方の電極であ
り、例えばＰｔを４０００Ａ、スパッタ法により形成す
る。１０９が強誘電体膜であり、例えばＰｂＴｉＯ３、
ＰＺＴ、ＰＬＺＴなどをスパッタ法で５０００Ａ形成す
る。
Ｏｈｍ．ｃｍの比抵抗のウェハを用いる。１０２は素子
分離用の絶縁膜であり、例えば従来技術であるＬＯＣＯ
Ｓ法により酸化膜を６０００Ａ形成する。１０３はソー
スとなるＮ型拡散層であり、例えばリンを８０ＫｅＶ、
５Ｅ１５ｃｍ−２イオン注入することにより形成する。
１０４はドレインとなるＮ型拡散層であり、１０３のソ
ース拡散層と同時にイオン注入法により形成する。１０
５はゲート酸化膜であり、例えば熱酸化法により、３０
０Ａ形成する。１０６はゲート電極であり例えばリンで
ドープされたポリシリコンを５０００Ａ形成する。１０
７は１０６のポリシリコン形成後に形成された層間絶縁
膜であり、例えば４０００ＡのＣＶＤ−ＳｉＯ２を形成
する。１０８が強誘電体キャパシタの一方の電極であ
り、例えばＰｔを４０００Ａ、スパッタ法により形成す
る。１０９が強誘電体膜であり、例えばＰｂＴｉＯ３、
ＰＺＴ、ＰＬＺＴなどをスパッタ法で５０００Ａ形成す
る。
【０００９】１１０が本発明の構成要素の一つである例
えばＰｔであり、例えばスパッタ法により３０００Ａ形
成し、１０９の強誘電体膜に接して電極となる。そし
て、１１１が本発明の他の構成要素である例えばＴｉや
ＴｉＮであり、同じく例えばスパッタ法によりＴｉを１
５００Ａ形成する。１１３は配線電極となる例えばＡｌ
であり、１１２の配線電極と強誘電体キャパシタとの間
の層間絶縁膜を形成した後、例えば１ミクロン、スパッ
タ法により形成する。
えばＰｔであり、例えばスパッタ法により３０００Ａ形
成し、１０９の強誘電体膜に接して電極となる。そし
て、１１１が本発明の他の構成要素である例えばＴｉや
ＴｉＮであり、同じく例えばスパッタ法によりＴｉを１
５００Ａ形成する。１１３は配線電極となる例えばＡｌ
であり、１１２の配線電極と強誘電体キャパシタとの間
の層間絶縁膜を形成した後、例えば１ミクロン、スパッ
タ法により形成する。
【００１０】本発明においては、１１３の配線電極は１
１１のＴｉやＴｉＮと接しているため、Ａｌ電極の形成
後にも５００Ｃ前後の熱処理が可能であり、十分にパッ
シベーションなどの形成に耐え得る。また、強誘電体膜
に直接、接しているのはＰｔであり、強誘電体キャパシ
タの特性も向上する。
１１のＴｉやＴｉＮと接しているため、Ａｌ電極の形成
後にも５００Ｃ前後の熱処理が可能であり、十分にパッ
シベーションなどの形成に耐え得る。また、強誘電体膜
に直接、接しているのはＰｔであり、強誘電体キャパシ
タの特性も向上する。
【００１１】本発明のような構造とすることにより、１
１０の強誘電体膜の電極を、配線電極であるＡｌとの反
応性を気にする事なく選定できる。また１１１の導電膜
はＰｔとＡｌとの反応を阻止することが目的であるた
め、Ｔｉ、ＴｉＮ、ＴｉＷ、ＭｏＳｉなどから選択でき
る。
１０の強誘電体膜の電極を、配線電極であるＡｌとの反
応性を気にする事なく選定できる。また１１１の導電膜
はＰｔとＡｌとの反応を阻止することが目的であるた
め、Ｔｉ、ＴｉＮ、ＴｉＷ、ＭｏＳｉなどから選択でき
る。
【００１２】さらに、本発明の主旨である１１０と１１
１の積層膜の形成方法に関しては、１１０と１１１を同
時にエッチングするような工程とすることにより、殆ど
工程増がなく本発明を実現できる。
１の積層膜の形成方法に関しては、１１０と１１１を同
時にエッチングするような工程とすることにより、殆ど
工程増がなく本発明を実現できる。
【００１３】
【発明の効果】以上説明してきたように、本発明のよう
に、強誘電体からなるキャパシタと、ＭＯＳトランジス
タが同一半導体基板上に集積化された半導体装置におい
て、強誘電体からなるキャパシタの上部電極を、Ｐｔを
主成分とする導電膜と、Ｔｉ、ＴｉＮなどの積層構造と
することにより、配線電極であるＡｌの形成後に高温処
理が可能な半導体装置が得られるという効果を有する。
に、強誘電体からなるキャパシタと、ＭＯＳトランジス
タが同一半導体基板上に集積化された半導体装置におい
て、強誘電体からなるキャパシタの上部電極を、Ｐｔを
主成分とする導電膜と、Ｔｉ、ＴｉＮなどの積層構造と
することにより、配線電極であるＡｌの形成後に高温処
理が可能な半導体装置が得られるという効果を有する。
【図１】本発明の実施例の主要断面図である。
１０１・・・Ｓｉ基板 １０２・・・素子分離膜 １０３・・・ソース拡散層 １０４・・・ドレイン拡散層 １０５・・・ゲート酸化膜 １０６・・・ゲート電極 １０７・・・層間絶縁膜 １０８・・・下部電極 １０９・・・強誘電体膜 １１０・・・上部Ｐｔ電極 １１１・・・上部Ｔｉ電極 １１２・・・層間絶縁膜 １１３・・・Ａｌ配線電極
Claims (1)
- 【請求項１】強誘電体からなるキャパシタと、ＭＯＳト
ランジスタが同一半導体基板上に集積化された半導体装
置において、前記強誘電体からなるキャパシタの上部電
極が、前記強誘電体膜と接するＰｔまたはＰｄを主成分
とする第１導電膜と、前記第１導電膜上に積層されたＴ
ｉ、ＴｉＮ、ＴｉＷ、ＭｏＳｉの何れかを主成分とした
第２導電膜からなることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24585991A JPH0590606A (ja) | 1991-09-25 | 1991-09-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24585991A JPH0590606A (ja) | 1991-09-25 | 1991-09-25 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0590606A true JPH0590606A (ja) | 1993-04-09 |
Family
ID=17139895
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24585991A Pending JPH0590606A (ja) | 1991-09-25 | 1991-09-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0590606A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5481490A (en) * | 1993-10-12 | 1996-01-02 | Olympus Optical Co., Ltd. | Ferroelectric memory |
| WO1997040528A1 (fr) * | 1996-04-19 | 1997-10-30 | Matsushita Electronics Corporation | Dispositif pour semi-conducteur |
| US6097051A (en) * | 1995-12-05 | 2000-08-01 | Hitachi, Ltd. | Semiconductor device and method of fabricating |
| US6100201A (en) * | 1997-03-05 | 2000-08-08 | Nec Corporation | Method of forming a semiconductor memory device |
| US6174766B1 (en) | 1997-06-18 | 2001-01-16 | Nec Corporation | Semiconductor device and method of manufacturing the semiconductor device |
| KR20020010974A (ko) * | 2000-07-31 | 2002-02-07 | 박종섭 | 금속배선 형성 단계를 감소시킬 수 있는 강유전체 메모리소자 제조 방법 |
| US6432767B2 (en) | 1995-12-05 | 2002-08-13 | Hitachi, Ltd. | Method of fabricating semiconductor device |
| US6521932B1 (en) * | 1999-03-15 | 2003-02-18 | Hitachi, Ltd. | Semiconductor device with copper wiring connected to storage capacitor |
| US6822276B1 (en) | 1998-09-10 | 2004-11-23 | Renesas Technology Corp. | Memory structure with a ferroelectric capacitor |
-
1991
- 1991-09-25 JP JP24585991A patent/JPH0590606A/ja active Pending
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