JP3079542B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims description 19
- 238000000034 method Methods 0.000 title claims description 13
- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 31
- 229920005591 polysilicon Polymers 0.000 claims description 31
- 238000009792 diffusion process Methods 0.000 claims description 20
- 239000010410 layer Substances 0.000 claims description 20
- 239000011229 interlayer Substances 0.000 claims description 17
- 239000000758 substrate Substances 0.000 claims description 15
- 238000005229 chemical vapour deposition Methods 0.000 claims description 7
- 239000003990 capacitor Substances 0.000 claims description 6
- 238000005530 etching Methods 0.000 claims description 3
- 230000015654 memory Effects 0.000 description 16
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000007687 exposure technique Methods 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 230000010287 polarization Effects 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 239000013078 crystal Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、強誘電体を用いた、メモリ、特に電気的に
書き換え可能な不揮発性メモリの製造方法に関するもの
である。
書き換え可能な不揮発性メモリの製造方法に関するもの
である。
［発明の概要］ 本発明は、強誘電体膜を用いた、メモリの製造方法に
おいて、半導体基板上に形成されたソース、ドレインと
なる高濃度拡散層上に、強誘電体を狭む電極のうちいず
れか一方を形成し、かつ電極と、高濃度拡散層との間
に、ポリシリコン膜を形成することにより、情報の書換
え回数に優れ、かつ、破壊耐圧や漏洩電流などの特性の
よい強誘電体膜を集積化させたメモリを得るようにした
ものである。
おいて、半導体基板上に形成されたソース、ドレインと
なる高濃度拡散層上に、強誘電体を狭む電極のうちいず
れか一方を形成し、かつ電極と、高濃度拡散層との間
に、ポリシリコン膜を形成することにより、情報の書換
え回数に優れ、かつ、破壊耐圧や漏洩電流などの特性の
よい強誘電体膜を集積化させたメモリを得るようにした
ものである。
［従来の技術］ 従来の半導体不揮発性メモリとしては、絶縁ゲート中
のトラップまたは浮遊ゲートにシリコン基板からの電荷
を注入することによりシリコン基板の表面ポテンシャル
が変調される現象を用いた、MIS型トランジスタが一般
的に使用されており、EPROM（紫外線消去型不揮発性メ
モリ）やEEPROM（電気的書換え可能型不揮発性メモリ）
などとして実用化されている。
のトラップまたは浮遊ゲートにシリコン基板からの電荷
を注入することによりシリコン基板の表面ポテンシャル
が変調される現象を用いた、MIS型トランジスタが一般
的に使用されており、EPROM（紫外線消去型不揮発性メ
モリ）やEEPROM（電気的書換え可能型不揮発性メモリ）
などとして実用化されている。
［発明が解決しようとする課題］ しかしこれらの不揮発性メモリは、情報の書換え電圧
が、通常20V前後と高いことや、書換え時間が非常に長
い（例えばEEPROMの場合数十msec）等の欠点を有する。
また、情報の書換え回数が、約102回程度であり、非常
に少なく、繰り返し使用する場合には問題が多い。
が、通常20V前後と高いことや、書換え時間が非常に長
い（例えばEEPROMの場合数十msec）等の欠点を有する。
また、情報の書換え回数が、約102回程度であり、非常
に少なく、繰り返し使用する場合には問題が多い。
電気的に分極が反転可能である強誘電体を用いた、不
揮発性メモリについては、書き込み時間と、読みだし時
間が原理的にほぼ同じであり、また電源を切っても分極
は保持されるため、理想的な不揮発性メモリとなる可能
性を有する。この様な強誘電体を用いた不揮発性メモリ
については、例えば米国特許4149302のように、シリコ
ン基板上に強誘電体からなるキャパシタを集積した構造
や、米国特許3832700のようにMIS型トランジスタのゲー
ト部分に強誘電体膜を配置した不揮発性メモリなどの提
案がなされている。また、最近では第２図のようなMOS
型半導体装置に積層した構造の不揮発性メモリがIEDM'8
7pp.850−851に提案されている。第２図において、（20
1）はＰ型Si基板であり、（202）は素子分離用のLOCOS
酸化膜、（203）はソースとなるＮ型拡散層であり、（2
04）はドレインとなるＮ型拡散層である。（205）ゲー
ト電極であり、（206）は層間絶縁膜である。（207）が
強誘電体膜であり、電極（208）と（209）により挾ま
れ、キャパシタを構成している。（210）は第２層間絶
縁膜であり、（211）が配線電極となるAlである。この
様にMOS型半導体装置の上部に積層した構造では、強誘
電体膜の電極と半導体基板上のソース、ドレインとなる
高濃度拡散層との配線は第３図のようにAlなどを用いて
行なわなければならず、素子面積が増大するという課題
を有する。そこで本発明はこの様な課題を解決するもの
で、その目的とするところは、強誘電体膜を用いても素
子面積の増加の少なく低コストな、かつ情報の書換え回
数に優れた半導体装置、特に不揮発性メモリを提供する
ことにある。
揮発性メモリについては、書き込み時間と、読みだし時
間が原理的にほぼ同じであり、また電源を切っても分極
は保持されるため、理想的な不揮発性メモリとなる可能
性を有する。この様な強誘電体を用いた不揮発性メモリ
については、例えば米国特許4149302のように、シリコ
ン基板上に強誘電体からなるキャパシタを集積した構造
や、米国特許3832700のようにMIS型トランジスタのゲー
ト部分に強誘電体膜を配置した不揮発性メモリなどの提
案がなされている。また、最近では第２図のようなMOS
型半導体装置に積層した構造の不揮発性メモリがIEDM'8
7pp.850−851に提案されている。第２図において、（20
1）はＰ型Si基板であり、（202）は素子分離用のLOCOS
酸化膜、（203）はソースとなるＮ型拡散層であり、（2
04）はドレインとなるＮ型拡散層である。（205）ゲー
ト電極であり、（206）は層間絶縁膜である。（207）が
強誘電体膜であり、電極（208）と（209）により挾ま
れ、キャパシタを構成している。（210）は第２層間絶
縁膜であり、（211）が配線電極となるAlである。この
様にMOS型半導体装置の上部に積層した構造では、強誘
電体膜の電極と半導体基板上のソース、ドレインとなる
高濃度拡散層との配線は第３図のようにAlなどを用いて
行なわなければならず、素子面積が増大するという課題
を有する。そこで本発明はこの様な課題を解決するもの
で、その目的とするところは、強誘電体膜を用いても素
子面積の増加の少なく低コストな、かつ情報の書換え回
数に優れた半導体装置、特に不揮発性メモリを提供する
ことにある。
［課題を解決するための手段］ 本発明の半導体装置の製造方法は、第１及び第２の電
極にて強誘電体膜が挾まれた状態となる強誘電体キャパ
シタが半導体基板上に形成される半導体装置の製造方法
において、 前記半導体基板上に高濃度拡散層を形成する工程と、 前記高濃度拡散層上を含む前記半導体基板上に略均一
な厚みにて第一層間絶縁膜を形成する工程と、 前記第一層間絶縁膜に対して前記高濃度拡散層と相重
なる部位の少なくとも一部に前記高濃度拡散層にまで到
達する接触孔を設ける工程と、 前記接触孔の深さの２倍以上の膜厚からなるポリシリ
コン膜を前記接触孔内を含めた前記第一層間絶縁膜上に
形成するポリシリコン膜形成工程と、 前記第一層間絶縁膜上に位置する前記ポリシリコン膜
が除去されるとともに前記接触孔内に位置する前記ポリ
シリコン膜が前記第一層間絶縁膜と略同じ高さになるよ
うに前記ポリシリコン膜を除去する工程と、 前記接触孔内に位置する前記ポリシリコン膜上に前記
強誘電体キャパシタを形成する工程と、 を有することを特徴とする。
極にて強誘電体膜が挾まれた状態となる強誘電体キャパ
シタが半導体基板上に形成される半導体装置の製造方法
において、 前記半導体基板上に高濃度拡散層を形成する工程と、 前記高濃度拡散層上を含む前記半導体基板上に略均一
な厚みにて第一層間絶縁膜を形成する工程と、 前記第一層間絶縁膜に対して前記高濃度拡散層と相重
なる部位の少なくとも一部に前記高濃度拡散層にまで到
達する接触孔を設ける工程と、 前記接触孔の深さの２倍以上の膜厚からなるポリシリ
コン膜を前記接触孔内を含めた前記第一層間絶縁膜上に
形成するポリシリコン膜形成工程と、 前記第一層間絶縁膜上に位置する前記ポリシリコン膜
が除去されるとともに前記接触孔内に位置する前記ポリ
シリコン膜が前記第一層間絶縁膜と略同じ高さになるよ
うに前記ポリシリコン膜を除去する工程と、 前記接触孔内に位置する前記ポリシリコン膜上に前記
強誘電体キャパシタを形成する工程と、 を有することを特徴とする。
また、上記内容に加えて、前記ポリシリコン膜を化学
的気相成長法によって形成する工程と、 前記ポリシリコン膜を全面エッチバックする工程と、
を含むことを特徴とする。
的気相成長法によって形成する工程と、 前記ポリシリコン膜を全面エッチバックする工程と、
を含むことを特徴とする。
［実施例］ 第１図（ａ）〜（ｃ）は、本発明の半導体装置の一実
施例における主要工程断面図である。以下、第１図にい
たがい、本発明の半導体装置の製造方法を説明する。こ
こでは説明の都合上Si基板を用い、Ｎチャンネルトラン
ジスタを用いた例につき説明する。
施例における主要工程断面図である。以下、第１図にい
たがい、本発明の半導体装置の製造方法を説明する。こ
こでは説明の都合上Si基板を用い、Ｎチャンネルトラン
ジスタを用いた例につき説明する。
（101）はＰ型Si基板であり、例えば20Ω・cmの比抵
抗のウェハを用いる。（102）は素子分離用の絶縁膜で
あり、例えば、従来技術であるLOCOS法により酸化膜を6
000Å形成する。（103）はソースとなるＮ型拡散層であ
り、例えばリンを80KeV5×1015cm-2イオン注入すること
によって形成する。（104）はドレインとなるＮ型拡散
層であり、（103）と同時に形成する。（105）はゲート
電極であり、例えばリンでドープされたポリシリコンを
用いる。（111）は第１層間絶縁膜であり、例えば化学
的気相成長法によりリンガラスを4000Å形成した後、従
来の露光技術を用いて、接触孔を形成する。（106）は
本発明の主旨によるポリシリコン膜であり、化学的気相
成長法により10000Å形成する。この時、ポリシリコン
の膜厚は少なくとも接触孔の深さの２倍以上であること
が望ましい（第１図（ａ））。さらに全面エッチバック
を行って、前記ポリシリコン膜を、前記接触孔の深さと
同一の膜厚にする（第１図（ｂ））。この時、前記ポリ
シリコン膜を、前記接触孔の深さより厚く残した場合に
は、露光技術によって、前記接触孔上以外に残った、前
記ポリシリコン膜をエッチングすれば良い。
抗のウェハを用いる。（102）は素子分離用の絶縁膜で
あり、例えば、従来技術であるLOCOS法により酸化膜を6
000Å形成する。（103）はソースとなるＮ型拡散層であ
り、例えばリンを80KeV5×1015cm-2イオン注入すること
によって形成する。（104）はドレインとなるＮ型拡散
層であり、（103）と同時に形成する。（105）はゲート
電極であり、例えばリンでドープされたポリシリコンを
用いる。（111）は第１層間絶縁膜であり、例えば化学
的気相成長法によりリンガラスを4000Å形成した後、従
来の露光技術を用いて、接触孔を形成する。（106）は
本発明の主旨によるポリシリコン膜であり、化学的気相
成長法により10000Å形成する。この時、ポリシリコン
の膜厚は少なくとも接触孔の深さの２倍以上であること
が望ましい（第１図（ａ））。さらに全面エッチバック
を行って、前記ポリシリコン膜を、前記接触孔の深さと
同一の膜厚にする（第１図（ｂ））。この時、前記ポリ
シリコン膜を、前記接触孔の深さより厚く残した場合に
は、露光技術によって、前記接触孔上以外に残った、前
記ポリシリコン膜をエッチングすれば良い。
（107）は強誘電体膜の電極のうちの一方の電極であ
り、例えば、Pt、Pd等を、例えばスパッタ法で形成す
る。（108）が強誘電体膜であるPbTiO3、PZT（PbTiO3と
PbZrO3の混晶）、PLZT（PZTにLaをドープしたもの）等
であり、例えばスパッタ法等により形成する。
り、例えば、Pt、Pd等を、例えばスパッタ法で形成す
る。（108）が強誘電体膜であるPbTiO3、PZT（PbTiO3と
PbZrO3の混晶）、PLZT（PZTにLaをドープしたもの）等
であり、例えばスパッタ法等により形成する。
（109）は強誘電体膜のもう一方の電極であり、ここ
では、（110）の配線電極と同じAlを用いる。（112）は
第２層間絶縁膜であり、例えば化学的気相成長法により
リンガラスを4000Å形成する。（第１図（ｃ）） 第１図のような製造方法にすることにより、強誘電体
膜は、直接高濃度拡散層の上に形成され、かつ下部電極
がポリシリコン膜を介し、直接高濃度拡散層と接触して
いるため、配線は上部電極の配線のみでよく、素子面積
の小さい高集積化が可能である。
では、（110）の配線電極と同じAlを用いる。（112）は
第２層間絶縁膜であり、例えば化学的気相成長法により
リンガラスを4000Å形成する。（第１図（ｃ）） 第１図のような製造方法にすることにより、強誘電体
膜は、直接高濃度拡散層の上に形成され、かつ下部電極
がポリシリコン膜を介し、直接高濃度拡散層と接触して
いるため、配線は上部電極の配線のみでよく、素子面積
の小さい高集積化が可能である。
さて、第１図において、（106）のポリシリコン膜が
無い場合、接触孔における段差によって、強誘電体膜が
部分的に薄くなり、その結果、情報の書換え回数が105
で回書き込み／読み出し不能となり、また、破壊耐圧は
12Vであった。これに対して、本発明のごとく、（106）
のポリシリコン膜を（107）の電極と高濃度拡散層との
間に化学的気相成長法により形成し、エッチバックした
場合には、ポリシリコンの付きまわりがよいため接触孔
の段差が緩和され、強誘電体膜の膜厚が均一に形成され
たことによって、書き込み／読み出しは1010回まで可能
であり、破壊耐圧は30Vに改善された。
無い場合、接触孔における段差によって、強誘電体膜が
部分的に薄くなり、その結果、情報の書換え回数が105
で回書き込み／読み出し不能となり、また、破壊耐圧は
12Vであった。これに対して、本発明のごとく、（106）
のポリシリコン膜を（107）の電極と高濃度拡散層との
間に化学的気相成長法により形成し、エッチバックした
場合には、ポリシリコンの付きまわりがよいため接触孔
の段差が緩和され、強誘電体膜の膜厚が均一に形成され
たことによって、書き込み／読み出しは1010回まで可能
であり、破壊耐圧は30Vに改善された。
以上の説明においては、主に不揮発性メモリについて
説明したが、強誘電体の比誘電率が大きいことを利用し
たメモリ（DRAMなど）にも本発明が応用できることは言
うまでもない。
説明したが、強誘電体の比誘電率が大きいことを利用し
たメモリ（DRAMなど）にも本発明が応用できることは言
うまでもない。
［発明の効果］ 本発明は、強誘電体膜を挟むように形成された電極の
うちいずれか一方の電極と、高濃度拡散層との間に、化
学的気相成長法によるポリシリコン膜を形成する工程
と、前記ポリシリコン膜をエッチバックする工程によっ
て、接触孔の段差が緩和され、強誘電体膜の膜厚が均一
に形成されることによって、素子面積の増大の無い、か
つ電気特性も良好な強誘電体膜を集積化できるという効
果を有する。
うちいずれか一方の電極と、高濃度拡散層との間に、化
学的気相成長法によるポリシリコン膜を形成する工程
と、前記ポリシリコン膜をエッチバックする工程によっ
て、接触孔の段差が緩和され、強誘電体膜の膜厚が均一
に形成されることによって、素子面積の増大の無い、か
つ電気特性も良好な強誘電体膜を集積化できるという効
果を有する。
第１図は、本発明の実施例による、半導体装置の主要工
程断面図である。 第２図は従来の技術による、半導体記憶装置の主要断面
図である。 101……シリコン基板 102……素子分離膜 103……ソース領域 104……ドレイン領域 105……ゲート電極 106……ポリシリコン膜 107……下部電極 108……強誘電体膜 109……上部電極 110……配線電極 111……第１層間絶縁膜 112……第２層間絶縁膜 113……接触孔 201……シリコン基板 202……素子分離膜 203……ソース領域 204……ドレイン領域 205……ゲート電極 206……第１層間絶縁膜 207……強誘電体膜 208……下部電極 209……上部電極 210……第２層間絶縁膜 211……配線電極
程断面図である。 第２図は従来の技術による、半導体記憶装置の主要断面
図である。 101……シリコン基板 102……素子分離膜 103……ソース領域 104……ドレイン領域 105……ゲート電極 106……ポリシリコン膜 107……下部電極 108……強誘電体膜 109……上部電極 110……配線電極 111……第１層間絶縁膜 112……第２層間絶縁膜 113……接触孔 201……シリコン基板 202……素子分離膜 203……ソース領域 204……ドレイン領域 205……ゲート電極 206……第１層間絶縁膜 207……強誘電体膜 208……下部電極 209……上部電極 210……第２層間絶縁膜 211……配線電極
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8247 H01L 27/10 451 H01L 27/115 H01L 29/788 H01L 29/792
Claims (2)
- 【請求項１】第１及び第２の電極にて強誘電体膜が挾ま
れた状態となる強誘電体キャパシタが半導体基板上に形
成される半導体装置の製造方法において、 前記半導体基板上に高濃度拡散層を形成する工程と、 前記高濃度拡散層上を含む前記半導体基板上に略均一な
厚みにて第一層間絶縁膜を形成する工程と、 前記第一層間絶縁膜に対して前記高濃度拡散層と相重な
る部位の少なくとも一部に前記高濃度拡散層にまで到達
する接触孔を設ける工程と、 前記接触孔の深さの２倍以上の膜厚からなるポリシリコ
ン膜を前記接触孔内を含めた前記第一層間絶縁膜上に形
成するポリシリコン膜形成工程と、 前記第一層間絶縁膜上に位置する前記ポリシリコン膜が
除去されるとともに前記接触孔内に位置する前記ポリシ
リコン膜が前記第一層間絶縁膜と略同じ高さになるよう
に前記ポリシリコン膜を除去する工程と、 前記接触孔内に位置する前記ポリシリコン膜上に前記強
誘電体キャパシタを形成する工程と、 を有することを特徴とする半導体装置の製造方法。 - 【請求項２】前記ポリシリコン膜を化学的気相成長法に
よって形成する工程と、 前記ポリシリコン膜を全面エッチバックする工程と、を
含むことを特徴とする請求項１記載の半導体装置の製造
方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02143564A JP3079542B2 (ja) | 1990-06-01 | 1990-06-01 | 半導体装置の製造方法 |
| EP19910910191 EP0494309A4 (en) | 1990-06-01 | 1991-05-31 | Method of manufacturing semiconductor device |
| KR1019920700188A KR920702557A (ko) | 1990-06-01 | 1991-05-31 | 반도체 장치의 제조방법 |
| PCT/JP1991/000736 WO1991019322A1 (en) | 1990-06-01 | 1991-05-31 | Method of manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02143564A JP3079542B2 (ja) | 1990-06-01 | 1990-06-01 | 半導体装置の製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11225516A Division JP2000082793A (ja) | 1999-08-09 | 1999-08-09 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0437171A JPH0437171A (ja) | 1992-02-07 |
| JP3079542B2 true JP3079542B2 (ja) | 2000-08-21 |
Family
ID=15341684
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02143564A Expired - Lifetime JP3079542B2 (ja) | 1990-06-01 | 1990-06-01 | 半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0494309A4 (ja) |
| JP (1) | JP3079542B2 (ja) |
| KR (1) | KR920702557A (ja) |
| WO (1) | WO1991019322A1 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01251760A (ja) * | 1988-03-31 | 1989-10-06 | Seiko Epson Corp | 強誘電体記憶装置 |
| EP0338157B1 (en) * | 1988-04-22 | 1994-07-06 | Ramtron International Corporation | Charged magnified dram cell |
| DE69017802T2 (de) * | 1989-08-30 | 1995-09-07 | Nippon Electric Co | Dünnfilmkondensator und dessen Herstellungsverfahren. |
-
1990
- 1990-06-01 JP JP02143564A patent/JP3079542B2/ja not_active Expired - Lifetime
-
1991
- 1991-05-31 WO PCT/JP1991/000736 patent/WO1991019322A1/ja not_active Application Discontinuation
- 1991-05-31 EP EP19910910191 patent/EP0494309A4/en not_active Withdrawn
- 1991-05-31 KR KR1019920700188A patent/KR920702557A/ko not_active Application Discontinuation
Also Published As
| Publication number | Publication date |
|---|---|
| WO1991019322A1 (en) | 1991-12-12 |
| KR920702557A (ko) | 1992-09-04 |
| JPH0437171A (ja) | 1992-02-07 |
| EP0494309A4 (en) | 1992-10-28 |
| EP0494309A1 (en) | 1992-07-15 |
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