JPH02116160A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH02116160A JPH02116160A JP63268090A JP26809088A JPH02116160A JP H02116160 A JPH02116160 A JP H02116160A JP 63268090 A JP63268090 A JP 63268090A JP 26809088 A JP26809088 A JP 26809088A JP H02116160 A JPH02116160 A JP H02116160A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
- H10B12/377—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate having a storage electrode extension located over the transistor
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、半導体装置、例えば高密度化に好適なＭＯＳ
ダイナミックＲＡＭ（以下、ＤＲＡＭと記載する）の構
造およびその製造方法に関するものである。
ダイナミックＲＡＭ（以下、ＤＲＡＭと記載する）の構
造およびその製造方法に関するものである。
（従来の技術）
近年、ＤＲＡＭの集積度の向上が進み、４Ｍビットない
し１６Ｍビットの大容量のものが報告されるに至ってい
るが、実用化するには、さらにメモリセルの縮小による
チップサイズの小型化が必要である。例えば、１ビツト
当たりのメモリセル面積は、４ＭビットＤＲＡＭで８〜
１ＯｐＨ２，１６ＭビットＤＲＡＭで２〜３μｍ２以下
にしなければならない。しかし、ソフトエラーやノイズ
マージンなどを考慮すると、キャパシタ容量を小さくす
ることは困難である。メモリセル面積を小さくしながら
メモリセル容量を一定に保つには、メモリセルキャパシ
タの構成要素である絶縁ＩＩＩ（以下、キャパシタ絶縁
膜と記載する）の実効膜厚を薄くする方法、あるいは実
効面積を大きくする方法などがある０例えば、前者の方
法では、４ＭビットＤＲＡＭにおいてキャパシタ容量４
０ｆＦを実現するには、キャパシタ絶縁膜を２．２ｎｍ
と極めて薄くする必要がある。これは、絶縁膜のピンホ
ールや信頼性から考えて実現性に乏しい、一方、このよ
うな不都合を除くため、半導体基板に数ミクロンの深さ
の溝を掘り、この内壁にキャパシタを形成すること、あ
るいは多結晶シリコン間でキャパシタを作り、積み上げ
構造によりキャパシタの実効面積を大きくする製造方法
が知られている（例えば、特開昭５９−１０３３７２号
、半導体記憶装置参照）。
し１６Ｍビットの大容量のものが報告されるに至ってい
るが、実用化するには、さらにメモリセルの縮小による
チップサイズの小型化が必要である。例えば、１ビツト
当たりのメモリセル面積は、４ＭビットＤＲＡＭで８〜
１ＯｐＨ２，１６ＭビットＤＲＡＭで２〜３μｍ２以下
にしなければならない。しかし、ソフトエラーやノイズ
マージンなどを考慮すると、キャパシタ容量を小さくす
ることは困難である。メモリセル面積を小さくしながら
メモリセル容量を一定に保つには、メモリセルキャパシ
タの構成要素である絶縁ＩＩＩ（以下、キャパシタ絶縁
膜と記載する）の実効膜厚を薄くする方法、あるいは実
効面積を大きくする方法などがある０例えば、前者の方
法では、４ＭビットＤＲＡＭにおいてキャパシタ容量４
０ｆＦを実現するには、キャパシタ絶縁膜を２．２ｎｍ
と極めて薄くする必要がある。これは、絶縁膜のピンホ
ールや信頼性から考えて実現性に乏しい、一方、このよ
うな不都合を除くため、半導体基板に数ミクロンの深さ
の溝を掘り、この内壁にキャパシタを形成すること、あ
るいは多結晶シリコン間でキャパシタを作り、積み上げ
構造によりキャパシタの実効面積を大きくする製造方法
が知られている（例えば、特開昭５９−１０３３７２号
、半導体記憶装置参照）。
以下、前者の方法により製作されたＤＲＡＭメモリセル
の構造断面図を示した第３図を参照しながら説明する。
の構造断面図を示した第３図を参照しながら説明する。
なお、第３図は、素子分離領域の様子がわかりやすいよ
うに、分離領域を挟んだ２ビツトのメモリセルが配置さ
れた部分を示している。
うに、分離領域を挟んだ２ビツトのメモリセルが配置さ
れた部分を示している。
先ず、Ｐ型シリコン基板１に選択酸化法により素子分離
領域２を形成した後、素子分離領域２に接し、かつこれ
を挟むシリコン基板１の領域に、反応性イオンエツチン
グなどの異方性エツチング技術により深さ約４ミクロン
の溝３を形成し、この溝３の側壁に基板１と反対の感電
型の不純物を拡散し、Ｎ９層４を形成する６次に、この
溝３の内壁にキャパシタ絶縁膜５を設け、この絶縁膜５
上にＮ型多結晶シリコン膜６を堆積した後、絶縁物また
は第２の多結晶シリコン膜７により溝３に残存する隙間
を埋め、溝３の表面を平坦にした後、前記Ｎ型多結晶シ
リコン膜６を選択的に除去し。
領域２を形成した後、素子分離領域２に接し、かつこれ
を挟むシリコン基板１の領域に、反応性イオンエツチン
グなどの異方性エツチング技術により深さ約４ミクロン
の溝３を形成し、この溝３の側壁に基板１と反対の感電
型の不純物を拡散し、Ｎ９層４を形成する６次に、この
溝３の内壁にキャパシタ絶縁膜５を設け、この絶縁膜５
上にＮ型多結晶シリコン膜６を堆積した後、絶縁物また
は第２の多結晶シリコン膜７により溝３に残存する隙間
を埋め、溝３の表面を平坦にした後、前記Ｎ型多結晶シ
リコン膜６を選択的に除去し。
キャパシタ電極パターンを形成する。次に、層間絶縁膜
１２を堆積した後、アクセス用ＭＯＳトランジスタのゲ
ート絶縁膜９．低抵抗の金属からなるゲート電極１０．
およびこれにつながる多結晶シリコン膜からなるワード
ライン１０１を形成し、さらに、アクセス用ＭＯＳトラ
ンジスタのソースドレイン領域となるＮ型拡散領域１１
とｌｌｌとを形成する。次に１層間絶縁膜１２を堆積し
た後、Ｎ型拡散領域１１とこの拡散領域１１に形成され
た電極取り出し窓１３とを設ける。アルミ配線からなる
ビットライン１４を形成することにより、メモリセルが
形成される。この製造方法では、シリコン基板１に溝３
を掘ることにより、３次元的にＭＯＳキャパシタを形成
し、４０ｆＦの容量を得、しかもセル面積の縮小を図る
ことができる。
１２を堆積した後、アクセス用ＭＯＳトランジスタのゲ
ート絶縁膜９．低抵抗の金属からなるゲート電極１０．
およびこれにつながる多結晶シリコン膜からなるワード
ライン１０１を形成し、さらに、アクセス用ＭＯＳトラ
ンジスタのソースドレイン領域となるＮ型拡散領域１１
とｌｌｌとを形成する。次に１層間絶縁膜１２を堆積し
た後、Ｎ型拡散領域１１とこの拡散領域１１に形成され
た電極取り出し窓１３とを設ける。アルミ配線からなる
ビットライン１４を形成することにより、メモリセルが
形成される。この製造方法では、シリコン基板１に溝３
を掘ることにより、３次元的にＭＯＳキャパシタを形成
し、４０ｆＦの容量を得、しかもセル面積の縮小を図る
ことができる。
（発明が解決しようとする課題）
従来の半導体製造方法では、シリコン基板にホールを掘
り、この内壁にキャパシタを形成することにより、セル
面積の縮小を図っている。しかし、溝型キャパシタを選
択酸化法により形成された素子分離領域の両側に接して
形成した場合、隣接するキャパシタ間でパンチスルーが
起こり、分離幅を小さくすることが困難となる０例えば
、（１００）結晶面をもつ比抵抗４Ω・１のＰ型シリコ
ン基板を用い、ホール間距Ｍ２．５μ論の隣り合う二つ
の凹型キャパシタを形成し、基板バイアスが一３ｖの条
件でバンチスルー電圧を測定すると約２０Ｖであるが、
ホール間距離を２．０μ墓とする凹型キャパシタを形成
した場合には、パンチスルー電圧が約２Ｖまで急激に低
下する。バンチスルー電圧は、基板濃度を高くすること
により改善するのは可能であるが、周辺回路のトランジ
スタ特性の問題もあり、著しく高くすることはできない
。溝型キャパシタのバンチスルー電圧を高くするため、
Ｐ型基板にＰ−ウェルを造り、この中に凹型キャパシタ
セルを入れる方法がある（例えば、日経マイクロデバイ
ス１９８７年５月号、Ｐ、１３３参照）、この場合、Ｐ
−ウェルの表面濃度をｌＸｌ０１７／−という高濃度に
しても、４μ園の深さでは５Ｘ１０１ｓ／ｃｉ、５μｍ
の深さではｌＸｌ０”／ｃｓｆとなり、Ｐ−ウェルの中
に入れるだけでは溝型キャパシタ間のリークを抑えるこ
とはできない。この溝型キャパシタ間の耐圧の向上は、
大容量メモリの製造における大きな課題である。溝型セ
ルは、溝型キャパシタの底部でリークが起こり易いため
、溝を深くし、キャパシタ面積を拡大することは困難で
あるという問題があった。
り、この内壁にキャパシタを形成することにより、セル
面積の縮小を図っている。しかし、溝型キャパシタを選
択酸化法により形成された素子分離領域の両側に接して
形成した場合、隣接するキャパシタ間でパンチスルーが
起こり、分離幅を小さくすることが困難となる０例えば
、（１００）結晶面をもつ比抵抗４Ω・１のＰ型シリコ
ン基板を用い、ホール間距Ｍ２．５μ論の隣り合う二つ
の凹型キャパシタを形成し、基板バイアスが一３ｖの条
件でバンチスルー電圧を測定すると約２０Ｖであるが、
ホール間距離を２．０μ墓とする凹型キャパシタを形成
した場合には、パンチスルー電圧が約２Ｖまで急激に低
下する。バンチスルー電圧は、基板濃度を高くすること
により改善するのは可能であるが、周辺回路のトランジ
スタ特性の問題もあり、著しく高くすることはできない
。溝型キャパシタのバンチスルー電圧を高くするため、
Ｐ型基板にＰ−ウェルを造り、この中に凹型キャパシタ
セルを入れる方法がある（例えば、日経マイクロデバイ
ス１９８７年５月号、Ｐ、１３３参照）、この場合、Ｐ
−ウェルの表面濃度をｌＸｌ０１７／−という高濃度に
しても、４μ園の深さでは５Ｘ１０１ｓ／ｃｉ、５μｍ
の深さではｌＸｌ０”／ｃｓｆとなり、Ｐ−ウェルの中
に入れるだけでは溝型キャパシタ間のリークを抑えるこ
とはできない。この溝型キャパシタ間の耐圧の向上は、
大容量メモリの製造における大きな課題である。溝型セ
ルは、溝型キャパシタの底部でリークが起こり易いため
、溝を深くし、キャパシタ面積を拡大することは困難で
あるという問題があった。
さらに、シリコン基板に深い溝をエツチングすること１
周知の如く加工技術ではかなりの難しさがあり、実用化
には問題が多く、特に、前記の如く４ミクロン以上の深
い溝は著しく困難であるという問題があった。
周知の如く加工技術ではかなりの難しさがあり、実用化
には問題が多く、特に、前記の如く４ミクロン以上の深
い溝は著しく困難であるという問題があった。
本発明は１以上のような問題を解決するためのもので、
キャパシタ間の距離を縮小して高密度に集積した半導体
装置およびその製造方法を提供することを目的とする。
キャパシタ間の距離を縮小して高密度に集積した半導体
装置およびその製造方法を提供することを目的とする。
（課題を解決するための手段）
本発明の半導体装置は、素子分離領域とＭＯＳトランジ
スタのゲート電極とにより囲まれた半導体基板のＮ型拡
散領域に形成された溝の底面または側面の少なくとも一
部で前記Ｎ型拡散領域に接続されたＭＯＳ型キャパシタ
の下部電極が、前記素子分離領域とＭＯＳトランジスタ
のゲート電極とに層間絶縁膜を介して覆い被さるように
積層され、層間絶縁膜および上部電極が前記下部電極を
覆い被さるような構造を有するＭＯ３型キャパシタを含
むよう構成する。
スタのゲート電極とにより囲まれた半導体基板のＮ型拡
散領域に形成された溝の底面または側面の少なくとも一
部で前記Ｎ型拡散領域に接続されたＭＯＳ型キャパシタ
の下部電極が、前記素子分離領域とＭＯＳトランジスタ
のゲート電極とに層間絶縁膜を介して覆い被さるように
積層され、層間絶縁膜および上部電極が前記下部電極を
覆い被さるような構造を有するＭＯ３型キャパシタを含
むよう構成する。
（作 用）
本発明の半導体装置およびその製造方法によれば、溝型
キャパシタの欠点である溝の底でのパンチスルーを防止
し、メモリセルの高密度化が可能になる。また、従来の
積み上げ型キャパシタよりも、実効表面積の拡大により
メモリセル面積の縮小が可能となる。
キャパシタの欠点である溝の底でのパンチスルーを防止
し、メモリセルの高密度化が可能になる。また、従来の
積み上げ型キャパシタよりも、実効表面積の拡大により
メモリセル面積の縮小が可能となる。
（実施例）
本発明を適用したＤＲＡＭの実施例を第１図（ａ）ない
しくｈ）の工程断面図からなる一部工程フローチャート
を参照しながら説明する。第２図はそのＤＲＡＭの実施
例の平面図の概略であり、第１図は第２図に示すｘ−ｘ
’の断面図である。
しくｈ）の工程断面図からなる一部工程フローチャート
を参照しながら説明する。第２図はそのＤＲＡＭの実施
例の平面図の概略であり、第１図は第２図に示すｘ−ｘ
’の断面図である。
先ず、Ｐ型シリコン基板１の主面に選択的にＰ−ウェル
領域１５と素子分離領域２を形成する（第１図ではメモ
リセル部分のみ示したので、Ｐ−ウェルのみが表示され
ている）。素子分離領域２は第２図の領域３１に囲まれ
た外側の部分で、第１図（ａ）に示す如く配置する。
領域１５と素子分離領域２を形成する（第１図ではメモ
リセル部分のみ示したので、Ｐ−ウェルのみが表示され
ている）。素子分離領域２は第２図の領域３１に囲まれ
た外側の部分で、第１図（ａ）に示す如く配置する。
次に、ワードライン（第２図３２．３２Ａ参照）となる
アクセストランジスタｌｏａを形成する。アクセストラ
ンジスタ１０ａは、ゲート絶縁膜９．ゲート電極１０．
ソースドレインの領域となるＮ型拡散領域（以下、ソー
スドレイン拡散層という）１１．１１１を第１図（ｂ）
に示す如く構成する。層間絶縁膜１６を第１図（Ｑ）に
示す如く形成した後、素子分離領域３１（第２図参照）
およびアクセストランジスタ。
アクセストランジスタｌｏａを形成する。アクセストラ
ンジスタ１０ａは、ゲート絶縁膜９．ゲート電極１０．
ソースドレインの領域となるＮ型拡散領域（以下、ソー
スドレイン拡散層という）１１．１１１を第１図（ｂ）
に示す如く構成する。層間絶縁膜１６を第１図（Ｑ）に
示す如く形成した後、素子分離領域３１（第２図参照）
およびアクセストランジスタ。
ワードライン（第２図３２Ａ参照）によって囲まれた領
域に、写真食刻法により局間絶縁膜１６．ソースドレイ
ン拡散層１１１およびシリコン基板１を連続してエツチ
ングし、溝１７を第１図（ｄ）に示す如く穿つ、第１図
（ｅ）に示す如く、溝１７の内壁に接して多結晶シリコ
ン膜１９を堆積し、この多結晶シリコン膜１９にリンを
拡散°し、導電性を与え、同時に溝１７の基板１の表面
にＮ型拡散層１８が形成され。
域に、写真食刻法により局間絶縁膜１６．ソースドレイ
ン拡散層１１１およびシリコン基板１を連続してエツチ
ングし、溝１７を第１図（ｄ）に示す如く穿つ、第１図
（ｅ）に示す如く、溝１７の内壁に接して多結晶シリコ
ン膜１９を堆積し、この多結晶シリコン膜１９にリンを
拡散°し、導電性を与え、同時に溝１７の基板１の表面
にＮ型拡散層１８が形成され。
ソースドレイン拡散Ｍ１１１と接続される。多結晶シリ
コン膜１９をＭＯＳキャパシタの下部電極（第２図３４
参照）にパターン形成した後、キャパシタ絶縁膜５．第
２のＮ型多結晶シリコン膜（セルプレート）２０を堆積
し、第２図３５に示すセルプレートのパターンを第１図
（ｆ）に示す如く形成する。
コン膜１９をＭＯＳキャパシタの下部電極（第２図３４
参照）にパターン形成した後、キャパシタ絶縁膜５．第
２のＮ型多結晶シリコン膜（セルプレート）２０を堆積
し、第２図３５に示すセルプレートのパターンを第１図
（ｆ）に示す如く形成する。
次に、第１図（ｇ）に示す如くセルプレート２０上に第
２の層間絶縁膜２１を堆積した後、ビットライン（第２
図３６参照）の取り出し用の電極取り出し窓１３を第１
図（ｈ）に示す如く形成した後、ビットラインであるア
ルミ配線１４を形成する。電極取り出し窓１３を通じて
アルミ配線からなるビットライン１４を接続することに
より、メモリセルが形成される。
２の層間絶縁膜２１を堆積した後、ビットライン（第２
図３６参照）の取り出し用の電極取り出し窓１３を第１
図（ｈ）に示す如く形成した後、ビットラインであるア
ルミ配線１４を形成する。電極取り出し窓１３を通じて
アルミ配線からなるビットライン１４を接続することに
より、メモリセルが形成される。
なお、図中保護膜は省略した。
本実施例による方法で、Ｐ−ウェル内にＭＯ３型キャパ
シタの一部を埋め込んだ場合、従来の溝型キャパシタセ
ルと異なり、シリコン基板１に形成された溝１７の内壁
だけでなく、ゲート電極１０゜１０１、素子分離領域２
による段差部分、およびゲート電極５，５１．素子分離
領域２の上部の面積をも利用しており、従来の溝型キャ
パシタセルと同じく、開口の直径を１．０μ隠、絶縁膜
１０ｎ■とすると。
シタの一部を埋め込んだ場合、従来の溝型キャパシタセ
ルと異なり、シリコン基板１に形成された溝１７の内壁
だけでなく、ゲート電極１０゜１０１、素子分離領域２
による段差部分、およびゲート電極５，５１．素子分離
領域２の上部の面積をも利用しており、従来の溝型キャ
パシタセルと同じく、開口の直径を１．０μ隠、絶縁膜
１０ｎ■とすると。
溝の深さは約１〜２μｍで４０ｆＦを確保できる。従来
の溝型キャパシタ形成方法では、表面濃度がｌＸ１０１
７／ａｄの場合、４μ−の深さで５Ｘ１０”／ｃｄとな
り、溝型キャパシタ間の間隔が１．４ＪＪＩｌでパンチ
スルー電圧が約２■であり、溝の深さ方向に限界がある
。本実施例による方法では、深さが２μ−以下となり、
かつＮ型多結晶シリコン膜１９がＭＯＳキャパシタの下
部電極となるため、パンチスルー電圧が溝の深さや溝間
距離による影響を受けにくく、ＩＯＶ以上に改善された
。
の溝型キャパシタ形成方法では、表面濃度がｌＸ１０１
７／ａｄの場合、４μ−の深さで５Ｘ１０”／ｃｄとな
り、溝型キャパシタ間の間隔が１．４ＪＪＩｌでパンチ
スルー電圧が約２■であり、溝の深さ方向に限界がある
。本実施例による方法では、深さが２μ−以下となり、
かつＮ型多結晶シリコン膜１９がＭＯＳキャパシタの下
部電極となるため、パンチスルー電圧が溝の深さや溝間
距離による影響を受けにくく、ＩＯＶ以上に改善された
。
（発明の効果）
本発明の半導体装置の製造方法によれば、シリコン基板
に形成された溝の内壁だけでなく、ゲート電極、素子分
離領域による段差部分、およびゲート電極、素子分離領
域の上部の面積をも利用しており、従来の溝型キャパシ
タセルと同じく、開口の直径を１．０μ鳳、絶縁膜１０
ｎｍとすると、溝の深さは約１〜２μ陽で４０ｆＦを確
保できる。さらに。
に形成された溝の内壁だけでなく、ゲート電極、素子分
離領域による段差部分、およびゲート電極、素子分離領
域の上部の面積をも利用しており、従来の溝型キャパシ
タセルと同じく、開口の直径を１．０μ鳳、絶縁膜１０
ｎｍとすると、溝の深さは約１〜２μ陽で４０ｆＦを確
保できる。さらに。
溝部の深さ方向によるボロン濃度分布の変化による影響
を受けに＜＜、パンチスルー電圧の低下が少なく、キャ
パシタ間の距離の縮小を可能にした。
を受けに＜＜、パンチスルー電圧の低下が少なく、キャ
パシタ間の距離の縮小を可能にした。
第１図（ａ）ないしくｈ）は本発明の半導体装置の製造
方法を適用したＤＲＡＭの製造方法の一部工程断面図に
よるフローチャート、第２図はその概略平面図、第３図
は従来の製造方法を適用したＤＲＡＭの構造断面図を示
す。 ５・・・キャパシタ絶縁膜、 １７・・・溝、 １８
・・・Ｎ型拡散層、 １９・・・Ｎ型多結晶シリコン膜
、２０・・・第２のＮ型多結晶シリコン層。 特許出願人 松下電子工業株式会社 第１ 因 第１ 因 １−１）型ン）っ＞Ｊ４＊ １５・・−ｐ−ウ１ル横域 （ｅ） １７・・−噴。 （ｃ） ９・・−イＺ目ｅすＩ逢 １０．１０１−・汀；）’Ｉ＃ １１．１１１．・・Ｎ’！ｉ’陥Ｉｋ璧橢戒１８・−Ｎ
型憾（→ １９・−ＮＪ！ｌ！吟台括′轟シリつンーシ＋６−−−
、愉！Ｉｆｌ髪１１懺 ５・−・２ｓｌぐシタ 會亡Ｊ−引欄麺２０・・弓酬二
のＮ’ｊ’ｆ’＠＆シリっ、暖（ｈ） １３−・セ俗嗟砂眉セリ出し５ １４−一−べ１しミ（ヒ線 第 ３１−・１１卆薙惜属 ３２ ３２Ａ−一−ワーμライン ３３−・へ１１−ｒコンタクμ
方法を適用したＤＲＡＭの製造方法の一部工程断面図に
よるフローチャート、第２図はその概略平面図、第３図
は従来の製造方法を適用したＤＲＡＭの構造断面図を示
す。 ５・・・キャパシタ絶縁膜、 １７・・・溝、 １８
・・・Ｎ型拡散層、 １９・・・Ｎ型多結晶シリコン膜
、２０・・・第２のＮ型多結晶シリコン層。 特許出願人 松下電子工業株式会社 第１ 因 第１ 因 １−１）型ン）っ＞Ｊ４＊ １５・・−ｐ−ウ１ル横域 （ｅ） １７・・−噴。 （ｃ） ９・・−イＺ目ｅすＩ逢 １０．１０１−・汀；）’Ｉ＃ １１．１１１．・・Ｎ’！ｉ’陥Ｉｋ璧橢戒１８・−Ｎ
型憾（→ １９・−ＮＪ！ｌ！吟台括′轟シリつンーシ＋６−−−
、愉！Ｉｆｌ髪１１懺 ５・−・２ｓｌぐシタ 會亡Ｊ−引欄麺２０・・弓酬二
のＮ’ｊ’ｆ’＠＆シリっ、暖（ｈ） １３−・セ俗嗟砂眉セリ出し５ １４−一−べ１しミ（ヒ線 第 ３１−・１１卆薙惜属 ３２ ３２Ａ−一−ワーμライン ３３−・へ１１−ｒコンタクμ
Claims (2)
- （１）素子分離領域とＭＯＳトランジスタのゲート電極
とにより囲まれた半導体基板のＮ型拡散領域に形成され
た溝の底面または側面の少なくとも一部で前記Ｎ型拡散
領域に接続されたＭＯＳ型キャパシタの下部電極が、前
記素子分離領域とＭＯＳトランジスタのゲート電極とに
層間絶縁膜を介して覆い被さるように積層され、層間絶
縁膜および上記電極が前記下部電極を覆い被さる構造を
有するＭＯＳ型キャパシタを含む半導体装置。 - （２）一導電型の半導体基板の主面に素子分離領域とＭ
ＯＳトランジスタを形成する工程と、前記ＭＯＳトラン
ジスタのゲート電極と素子分離領域とにより囲まれた半
導体基板のＮ型拡散領域に溝を形成する工程と、溝の底
面、側面および前記素子分離領域とＭＯＳトランジスタ
のゲート電極とに層間絶縁膜を介して覆い被さるように
Ｎ型多結晶シリコンを形成し、前記Ｎ型多結晶シリコン
が前記Ｎ型拡散領域に溝の底面または側面の少なくとも
一部で接続される工程と、前記Ｎ型多結晶シリコンから
なる下部電極をキャパシタ用絶縁膜および上部電極を堆
積し被覆することによりＭＯＳ型キャパシタを形成する
工程とを含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63268090A JPH02116160A (ja) | 1988-10-26 | 1988-10-26 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63268090A JPH02116160A (ja) | 1988-10-26 | 1988-10-26 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02116160A true JPH02116160A (ja) | 1990-04-27 |
Family
ID=17453751
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63268090A Pending JPH02116160A (ja) | 1988-10-26 | 1988-10-26 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02116160A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2667984A1 (fr) * | 1990-10-11 | 1992-04-17 | Samsung Electronics Co Ltd | Cellule de memoire dynamique a acces direct et procede pour fabriquer une telle cellule. |
| US5196363A (en) * | 1990-10-11 | 1993-03-23 | Samsung Electronics Co., Ltd. | Method of forming mist type dynamic random access memory cell |
| US5202279A (en) * | 1990-12-05 | 1993-04-13 | Texas Instruments Incorporated | Poly sidewall process to reduce gated diode leakage |
| US5217918A (en) * | 1990-08-14 | 1993-06-08 | Samsung Electronics Co., Ltd. | Method of manufacturing a highly integrated semiconductor memory device with trench capacitors and stacked capacitors |
| US5411911A (en) * | 1992-10-27 | 1995-05-02 | Sanyo Electric Co., Ltd. | Process for producing DRAM semiconductor devices |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61177771A (ja) * | 1985-02-04 | 1986-08-09 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPS6384149A (ja) * | 1986-09-29 | 1988-04-14 | Hitachi Ltd | 半導体メモリの製造方法 |
| JPH01119053A (ja) * | 1987-10-31 | 1989-05-11 | Sony Corp | 半導体メモリ装置 |
-
1988
- 1988-10-26 JP JP63268090A patent/JPH02116160A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US5411911A (en) * | 1992-10-27 | 1995-05-02 | Sanyo Electric Co., Ltd. | Process for producing DRAM semiconductor devices |
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