JPS6184053A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6184053A JPS6184053A JP59204001A JP20400184A JPS6184053A JP S6184053 A JPS6184053 A JP S6184053A JP 59204001 A JP59204001 A JP 59204001A JP 20400184 A JP20400184 A JP 20400184A JP S6184053 A JPS6184053 A JP S6184053A
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
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- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、１トランジスタ型メモリセルに係り、特に小
面積で蓄積容量が大きくでき、種々の雑音耐性に優れ、
超高集積メモリに好適なメモリセル構造に関する。
面積で蓄積容量が大きくでき、種々の雑音耐性に優れ、
超高集積メモリに好適なメモリセル構造に関する。
超高集積メモリに好適なメモリセルの一例は、特開昭５
１−１３０．１７１１に記載の溝形容量セルがある。
１−１３０．１７１１に記載の溝形容量セルがある。
禾セルは、シリコン基板に設けられた溝側面を容量とし
て用いホさい平面面積で大なる容量を得るものである。
て用いホさい平面面積で大なる容量を得るものである。
しかし容量は従来通りシリコン表面との容量のみを利用
するもので、溝構造の利点を効果的に生かす配慮が十分
でない。
するもので、溝構造の利点を効果的に生かす配慮が十分
でない。
又、溝型容量ゆえに生じるセル間リーク電流の問題につ
いては何ら考慮していない。
いては何ら考慮していない。
本発明の第１の目的は、溝構造の利点を十分に活用し、
同一面積で従来構造より大きな容量を有するメモリセル
構造を提供することにある。第２の目的は、従来より種
々の雑音耐性に優れたメモリセル構造を提供することに
ある。
同一面積で従来構造より大きな容量を有するメモリセル
構造を提供することにある。第２の目的は、従来より種
々の雑音耐性に優れたメモリセル構造を提供することに
ある。
従来の溝形容量セルは、基本的には単一の容量部分しか
利用できないという不十分さがあった。
利用できないという不十分さがあった。
すなわち基板表面とゲート電極（特開昭５１−１３０．
１７８ ）間の容量、もしくは溝内の多結晶シリコン電
極間の容量のいずれかである。本発明は、これらの容量
要素を同時に多数利用できれば、同一平面面積で従来よ
り大きな記憶容量が実現できるという考え方に基づき、
基板表面でなく基板自体を工夫して一つの容量電極とす
る発想を得、上記目標が達成できることを示した。
１７８ ）間の容量、もしくは溝内の多結晶シリコン電
極間の容量のいずれかである。本発明は、これらの容量
要素を同時に多数利用できれば、同一平面面積で従来よ
り大きな記憶容量が実現できるという考え方に基づき、
基板表面でなく基板自体を工夫して一つの容量電極とす
る発想を得、上記目標が達成できることを示した。
更に本発明では高濃度基板上に、低濃度層を設け、該高
濃度層により、蓄積容量の増加、及びセル間リーク電流
の防止をも図るものである。
濃度層により、蓄積容量の増加、及びセル間リーク電流
の防止をも図るものである。
以下、本発明の一実施例を第１図により説明する。本実
施例は、１トランジスタ形メモリセルであり、電荷蓄積
部５は、３ｍの電極材料との間の容量の総和とでき、従
来に比べ約２倍の記憶容量が得られる特徴を有する。以
下説明を明解にするため、Ｎチャネル形のメモリセルに
ついて説明するが、Ｐチャネル形の場合は、下記導電形
をＰ。
施例は、１トランジスタ形メモリセルであり、電荷蓄積
部５は、３ｍの電極材料との間の容量の総和とでき、従
来に比べ約２倍の記憶容量が得られる特徴を有する。以
下説明を明解にするため、Ｎチャネル形のメモリセルに
ついて説明するが、Ｐチャネル形の場合は、下記導電形
をＰ。
Ｎ逆にすればよい。電荷蓄積部５は、例えば多結晶シリ
コンであり、セル選択用トランジスタ９の一方のＮ゛拡
散層領域１２と接続され、溝内に形成される。記憶容量
の一つＣ５１は、電荷蓄積部５とＰ形エピタキシャル層
２との間の空之層容吸である。この容量は、通常エピタ
キシ１ル層の濃度を通常のＮチャネルＭＯ５ＬＳＩの基
板濃度１０ ”〜ｌ Ｑ ｌｌ′ｃｆｆｌ−３と１９定
する方が妥当なため、他の容量に比し小さい。次にＣ３
２は、電荷蓄積部５と高濃度Ｐ゛またはＮ“基板との間
の容量であり、薄い絶縁膜（単層でも多層でもよい）を
介した金層−全層間容量と等価な容量と見なせる。更に
Ｃは。
コンであり、セル選択用トランジスタ９の一方のＮ゛拡
散層領域１２と接続され、溝内に形成される。記憶容量
の一つＣ５１は、電荷蓄積部５とＰ形エピタキシャル層
２との間の空之層容吸である。この容量は、通常エピタ
キシ１ル層の濃度を通常のＮチャネルＭＯ５ＬＳＩの基
板濃度１０ ”〜ｌ Ｑ ｌｌ′ｃｆｆｌ−３と１９定
する方が妥当なため、他の容量に比し小さい。次にＣ３
２は、電荷蓄積部５と高濃度Ｐ゛またはＮ“基板との間
の容量であり、薄い絶縁膜（単層でも多層でもよい）を
介した金層−全層間容量と等価な容量と見なせる。更に
Ｃは。
１ｇＩ蓄積部５と、他の絶縁膜（単層でも多層でもよい
）を介して例えば多結晶電極７との間の容量であり、Ｃ
５２と同じく、金層−全層間容量と等価な容量である。
）を介して例えば多結晶電極７との間の容量であり、Ｃ
５２と同じく、金層−全層間容量と等価な容量である。
以上の如く基板そのものの構造および容量形成を第１図
の様にすれば、単位平面面積当りの容量を第２図に参考
として示す従来構造（容量Ｃ５は、電荷蓄積部５（表面
反転層領域）と多結晶シリコン７との間の容量のみ）に
比し。
の様にすれば、単位平面面積当りの容量を第２図に参考
として示す従来構造（容量Ｃ５は、電荷蓄積部５（表面
反転層領域）と多結晶シリコン７との間の容量のみ）に
比し。
約２倍程度大きくできる。本発明による構造と従来構造
との蓄積容量の詳細な比較を第３図に示す。
との蓄積容量の詳細な比較を第３図に示す。
第３図では溝深さｄに対する蓄積容量を本発明の構造（
図中、構造Ｉ）と、従来構造（図中、構造■）とで比較
している。本発明による構造■では溝深さｄが大きくな
ればなるほど、従来構造に比べ、大きな蓄積容量が得ら
れる。第１図の基板構造はたとえばＰｏｎＰ”のエピタ
キシャル基板を使うことにより実現可能である。また単
に第２図のＷ造に上記エピタキシャル基板を使うことは
意味がないことは明らかである。何故ならＰ＋層部分に
は反転層ができず電荷蓄積部５が形成できない。
図中、構造Ｉ）と、従来構造（図中、構造■）とで比較
している。本発明による構造■では溝深さｄが大きくな
ればなるほど、従来構造に比べ、大きな蓄積容量が得ら
れる。第１図の基板構造はたとえばＰｏｎＰ”のエピタ
キシャル基板を使うことにより実現可能である。また単
に第２図のＷ造に上記エピタキシャル基板を使うことは
意味がないことは明らかである。何故ならＰ＋層部分に
は反転層ができず電荷蓄積部５が形成できない。
なお、容量を形成する絶縁膜４，６は薄いＳｉＯ２膜、
５１３ Ｎａ 膜Ｔａ ２０５ 膜や、それらの
複合膜を用いることができる。
５１３ Ｎａ 膜Ｔａ ２０５ 膜や、それらの
複合膜を用いることができる。
第４図は、本発明の他の実施例である。本質的には第１
図と変わりはないがセル選択トランジスタのゲート配線
３０が容量部の上部にも配置できることを示したもので
このような構造は折返しビット線構成のメモリセルには
必要である（例えばｌ５ＳＣＣＤｉｇｅｓｔ ｏｆ Ｔ
ｅｃｈ Ｐａｐｅｒｓ、 Ｐ ２８３ ＋第１図参照）
。
図と変わりはないがセル選択トランジスタのゲート配線
３０が容量部の上部にも配置できることを示したもので
このような構造は折返しビット線構成のメモリセルには
必要である（例えばｌ５ＳＣＣＤｉｇｅｓｔ ｏｆ Ｔ
ｅｃｈ Ｐａｐｅｒｓ、 Ｐ ２８３ ＋第１図参照）
。
本発明の他の実施例を第５図に示す。本発明の特長は、
Ｃ，Ｊ、を大きくするためＰ基板領域の溝と接する表面
にＰ領域１２より、やや濃度の高い同一導電形の不純物
（略々ｌ Ｑ １７ｃｍ−３オーダー）領域４１を設け
ることにある。空乏層容量に逆比例する空乏層厚は、領
域４１の不純物濃度の平方根に逆比例するため、Ｃ５１
を約３倍大きくでき（Ｐ領域１２の不純物濃度をｌ Ｑ
１６ｃＩｆｆ−３、領域４１の濃度をｌ Ｑ ｌ７ｃ
ｍ−３とした場合）、全体の電荷蓄積容量を更に大きく
できる。領域４１は、溝エッチ後にＰ形不純物１例えば
ボロンを溝内より拡散することにより形成可能である。
Ｃ，Ｊ、を大きくするためＰ基板領域の溝と接する表面
にＰ領域１２より、やや濃度の高い同一導電形の不純物
（略々ｌ Ｑ １７ｃｍ−３オーダー）領域４１を設け
ることにある。空乏層容量に逆比例する空乏層厚は、領
域４１の不純物濃度の平方根に逆比例するため、Ｃ５１
を約３倍大きくでき（Ｐ領域１２の不純物濃度をｌ Ｑ
１６ｃＩｆｆ−３、領域４１の濃度をｌ Ｑ ｌ７ｃ
ｍ−３とした場合）、全体の電荷蓄積容量を更に大きく
できる。領域４１は、溝エッチ後にＰ形不純物１例えば
ボロンを溝内より拡散することにより形成可能である。
本発明の他の実施例を第６図に示す。本実施例では電荷
が蓄積される電極５が、セル選択用トランジスタのゲー
ト電極９の上にも重なっているため電極６と電極７との
間に形成される蓄積容量はさらに増加することになる。
が蓄積される電極５が、セル選択用トランジスタのゲー
ト電極９の上にも重なっているため電極６と電極７との
間に形成される蓄積容量はさらに増加することになる。
本発明の他の実施例を第７図に示す。本発明は第１図の
Ｃａ３をなくした構造であり、プロセスの簡略化を目的
としている。ＣＩ！３をなくした分電荷蓄積容量は、第
２図と略々同じとなる。しかしながら本実施例ばかりで
なく本発明の他の実施例筒１．４，５．６図についても
同様に言えることであるが、本構造は、種々の雑音耐性
が従来に増し優れており同一容量でも本構造が有利であ
る。すなわち、従来構造第２図に比し、以下の利点を有
する。
Ｃａ３をなくした構造であり、プロセスの簡略化を目的
としている。ＣＩ！３をなくした分電荷蓄積容量は、第
２図と略々同じとなる。しかしながら本実施例ばかりで
なく本発明の他の実施例筒１．４，５．６図についても
同様に言えることであるが、本構造は、種々の雑音耐性
が従来に増し優れており同一容量でも本構造が有利であ
る。すなわち、従来構造第２図に比し、以下の利点を有
する。
１）電源電圧のバンプ雑音がない（反転層を作る必要が
ないので電極材料１，２．７には電源電圧を加える必要
がな（グランド電位とできる。
ないので電極材料１，２．７には電源電圧を加える必要
がな（グランド電位とできる。
２）メモリセルの反転層間のリーク電流がない。
３）α線によるアンプセットに強い（主な電荷蓄積部が
シリコン基板上になく、溝内の低抵抗ポリシリコン電極
であること）。
シリコン基板上になく、溝内の低抵抗ポリシリコン電極
であること）。
本発明によるメモリセルの平面レイアウト図を第８図（
Ａ）、（Ｂ）に示す。（Ａ）は第１図に示す構造に対応
する平面レイアウト図であり、（Ｂ）は第４図に示す構
造に対応する平面レイアウト図である。２つの平面レイ
アウト図より明らかなように、２つのメモリセルとも、
深溝領域２０の小さな領域に大きな蓄積容量が形成され
ている。
Ａ）、（Ｂ）に示す。（Ａ）は第１図に示す構造に対応
する平面レイアウト図であり、（Ｂ）は第４図に示す構
造に対応する平面レイアウト図である。２つの平面レイ
アウト図より明らかなように、２つのメモリセルとも、
深溝領域２０の小さな領域に大きな蓄積容量が形成され
ている。
以上の如く、本発明のメモリセル構造は、超高集積メモ
リＬＳＩに好適であることが明らかである。
リＬＳＩに好適であることが明らかである。
次に主に第１図の発明につき詳細な製造方法の一例を第
９図に示す。製造方法は、以下の通りである。
９図に示す。製造方法は、以下の通りである。
（ａ）例えばＰ （２）ｏｎＰ” （１）の基板の所
望部をＬＯＣＯ５法により酸化し、電荷蓄積部の溝加工
を行う。本加工は、ドライエッチ技術で可能であるので
詳細は省略する。表面に薄い絶縁膜４を形成し、電荷蓄
積電極５の一部となる多結晶シリコン５１を最終仕上り
厚の略々半分の厚さに堆積し。
望部をＬＯＣＯ５法により酸化し、電荷蓄積部の溝加工
を行う。本加工は、ドライエッチ技術で可能であるので
詳細は省略する。表面に薄い絶縁膜４を形成し、電荷蓄
積電極５の一部となる多結晶シリコン５１を最終仕上り
厚の略々半分の厚さに堆積し。
所望部以外をエツチングで除去する。
（ｂ）マスクを用い多結晶シリコンと基板との接触部６
２の絶縁膜を除去する。このとき絶縁膜をオーバエッチ
する。これにより接触部のマスク寸法が小さくできセル
サイズを小さくできる効果がある。
２の絶縁膜を除去する。このとき絶縁膜をオーバエッチ
する。これにより接触部のマスク寸法が小さくできセル
サイズを小さくできる効果がある。
（ｃ）多結晶シリコンを堆積後、ヒ素（Ａｓ）もしくは
リン（Ｐ）のｎ形不純物を拡散もしくは打込みにより、
多結晶シリコン５に添加し熱処理を加えると、多結晶シ
リコン５よりｎ形不純物がシリコン基板に拡散していき
、ｎ形波散層部１２が形成される。その後多結晶シリコ
ン５をエツチング除去し絶縁膜６を形成する。
リン（Ｐ）のｎ形不純物を拡散もしくは打込みにより、
多結晶シリコン５に添加し熱処理を加えると、多結晶シ
リコン５よりｎ形不純物がシリコン基板に拡散していき
、ｎ形波散層部１２が形成される。その後多結晶シリコ
ン５をエツチング除去し絶縁膜６を形成する。
（ｄ）容量Ｃ３３の電極となる多結晶シリコン７を堆積
し所望部以外を除去し、更に所望部以外の絶縁膜６も除
去する。
し所望部以外を除去し、更に所望部以外の絶縁膜６も除
去する。
（ｅ）表面酸化、ゲート電極９の形成、ソースおよびド
レイン領域３，１２の形成は従来どおりである。
レイン領域３，１２の形成は従来どおりである。
この後メタライゼーションを行えば第１図を得る。第４
図の製造法は、本製造法にＰ形不純物拡散工程を追加す
ればよいことは明らかである。
図の製造法は、本製造法にＰ形不純物拡散工程を追加す
ればよいことは明らかである。
以上説明した様に、本発明によれば、従来の溝形状を有
するメモリセルに比べ、同一平面面積で約２倍の電荷蓄
積容量が得られ、超高集積化に好適となる。更に本発明
によれば、 ■）電源電圧バンプ雑音が除去でき。
するメモリセルに比べ、同一平面面積で約２倍の電荷蓄
積容量が得られ、超高集積化に好適となる。更に本発明
によれば、 ■）電源電圧バンプ雑音が除去でき。
２）メモリセル間干渉がなく、
３）α線耐性に優れたメモリセルが実現できる。
これらの特性も、本発明のメモリセルが超高集積化に好
適であることを示すものである。
適であることを示すものである。
第１図は、本発明の第１の一実施例を示す断面図、第２
図は、従来の１トランジスタセルの断面図、第３図は、
従来構造（１）と本構造（ＩＩ）での蓄積容量の溝深さ
依存性を示す図、第４図は本発明の第２の実施例を示す
断面図、第５図は、本発明の第３の実施例を示す断面図
、第６図は、本発明の第４の実施例を示す断面図、第７
図は、本発明の第５の実施例を示す断面図、第８図は、
本発明による実施例の平面図を示す図、第９図は、第１
の実施例の製造工程を工程順に示す断面図である。 １・・・高濃度基板、２・・高濃度基板と同一導電形の
低濃度層、３・・・Ｎ゛もしくはＰ“領域、４および６
・・・薄い絶縁膜、５・・・電荷蓄積電極、７・・電極
、８・・・絶縁膜、９・・・ゲート電極、１０・・・絶
縁膜。 第 ７ 口 早 ２７ 第 ４ 力 第 ６０ 第 ７ ｚ 第８ 図 （八つ （Ｂ、） 第 ９ 口 Ｃ） −２，／
図は、従来の１トランジスタセルの断面図、第３図は、
従来構造（１）と本構造（ＩＩ）での蓄積容量の溝深さ
依存性を示す図、第４図は本発明の第２の実施例を示す
断面図、第５図は、本発明の第３の実施例を示す断面図
、第６図は、本発明の第４の実施例を示す断面図、第７
図は、本発明の第５の実施例を示す断面図、第８図は、
本発明による実施例の平面図を示す図、第９図は、第１
の実施例の製造工程を工程順に示す断面図である。 １・・・高濃度基板、２・・高濃度基板と同一導電形の
低濃度層、３・・・Ｎ゛もしくはＰ“領域、４および６
・・・薄い絶縁膜、５・・・電荷蓄積電極、７・・電極
、８・・・絶縁膜、９・・・ゲート電極、１０・・・絶
縁膜。 第 ７ 口 早 ２７ 第 ４ 力 第 ６０ 第 ７ ｚ 第８ 図 （八つ （Ｂ、） 第 ９ 口 Ｃ） −２，／
Claims (1)
- 【特許請求の範囲】 １、第１の導電形でかつ高濃度の不純物を有するシリコ
ン基板上に設けられた該基板と同一もしくは反対の導電
形で該基板より濃度の低い不純物を有する第１の層を備
え、表面より上記第１の層を貫通して上記基板まで達す
る溝を有し、更に溝内に第１の電極を有し、該電極との
間に容量を形成する少なくとも一つの対向電極が上記基
板であることを特徴とする半導体装置。 ２、第２の対向電極が、上記電荷蓄積用の電極と絶縁膜
を介して基板と反対方向に設けられたことを特徴とした
請求範囲第１項記載の半導体装置。 ３、該半導体装置は、１トランジスタセルであり該第１
の電極は、電荷蓄積部であることを特徴とした請求範囲
第１項記載の半導体装置。 ４、上記基板上の低濃度不純物層は、基板上に形成され
たエピタキシャル層であることを特徴とした請求範囲第
１項記載の半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59204001A JPS6184053A (ja) | 1984-10-01 | 1984-10-01 | 半導体装置 |
| US06/934,556 US4901128A (en) | 1982-11-04 | 1986-11-24 | Semiconductor memory |
| US07/452,683 US5214496A (en) | 1982-11-04 | 1989-12-19 | Semiconductor memory |
| US07/822,325 US5237528A (en) | 1982-11-04 | 1992-01-17 | Semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59204001A JPS6184053A (ja) | 1984-10-01 | 1984-10-01 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6184053A true JPS6184053A (ja) | 1986-04-28 |
Family
ID=16483129
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59204001A Pending JPS6184053A (ja) | 1982-11-04 | 1984-10-01 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6184053A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6187359A (ja) * | 1984-10-05 | 1986-05-02 | Nec Corp | 半導体メモリセル |
| JPS6249650A (ja) * | 1985-08-28 | 1987-03-04 | Nec Corp | 半導体装置の製造方法 |
| US4798794A (en) * | 1984-06-05 | 1989-01-17 | Kabushiki Kaisha Toshiba | Method for manufacturing dynamic memory cell |
| US5041887A (en) * | 1989-05-15 | 1991-08-20 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| US5075248A (en) * | 1988-09-22 | 1991-12-24 | Hyundai Electronics Industries Co., Ltd. | Method of making DRAM having a side wall doped trench and stacked capacitor structure |
-
1984
- 1984-10-01 JP JP59204001A patent/JPS6184053A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4798794A (en) * | 1984-06-05 | 1989-01-17 | Kabushiki Kaisha Toshiba | Method for manufacturing dynamic memory cell |
| JPS6187359A (ja) * | 1984-10-05 | 1986-05-02 | Nec Corp | 半導体メモリセル |
| JPS6249650A (ja) * | 1985-08-28 | 1987-03-04 | Nec Corp | 半導体装置の製造方法 |
| US5075248A (en) * | 1988-09-22 | 1991-12-24 | Hyundai Electronics Industries Co., Ltd. | Method of making DRAM having a side wall doped trench and stacked capacitor structure |
| US5041887A (en) * | 1989-05-15 | 1991-08-20 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
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