JP2936660B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2936660B2 JP2936660B2 JP2178849A JP17884990A JP2936660B2 JP 2936660 B2 JP2936660 B2 JP 2936660B2 JP 2178849 A JP2178849 A JP 2178849A JP 17884990 A JP17884990 A JP 17884990A JP 2936660 B2 JP2936660 B2 JP 2936660B2
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- lower electrode
- capacitor
- diffusion layer
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置に関し、特にダイナミックRA
M（Random Access Momery）の構造に関する。
M（Random Access Momery）の構造に関する。
従来、ダイナミックRAMのメモリセルの構造として、
例えばスタックトキャパシタ型セルを用いたものが知ら
れている。メモリセルサイズが縮小されるなかで、容量
を構成する下部電極の面積をいかにして大きくし、蓄積
電荷量を十分に確保するかが重要になってきている。し
かしながら従来のスタックトキャパシタ型のセルは第５
図（ａ），（ｂ）あるいは第６図（ａ），（ｂ）の平面
図及び断面図に示す構造となっていた。なお第５図
（ａ）および第６図（ａ）では拡散層5,ゲート電極4,ビ
ット線9,容量下部電極12のみを示している。
例えばスタックトキャパシタ型セルを用いたものが知ら
れている。メモリセルサイズが縮小されるなかで、容量
を構成する下部電極の面積をいかにして大きくし、蓄積
電荷量を十分に確保するかが重要になってきている。し
かしながら従来のスタックトキャパシタ型のセルは第５
図（ａ），（ｂ）あるいは第６図（ａ），（ｂ）の平面
図及び断面図に示す構造となっていた。なお第５図
（ａ）および第６図（ａ）では拡散層5,ゲート電極4,ビ
ット線9,容量下部電極12のみを示している。
すなわち第５図（ａ），（ｂ）に示されるように、Ｐ
型シリコン基板１上に形成された多結晶シリコンからな
るゲート電極４と拡散層５から成る絶縁ゲート型電界効
果トランジスタと、この絶縁ゲート型電界トランジスタ
の一方の拡散層５と電気的に接続されている容量下部電
極７と容量絶縁膜13及び容量上部電極14から構成される
容量部が、タングステンシリサイド等からなるビット線
９の下部に形成されているという構造か、あるいは第６
図（ａ），（ｂ）に示されるように、容量下部電極７と
容量絶縁膜13と容量上部電極14から構成される容量部
が、ビット線９の上部に形成されているという構造であ
った。すなわち容量下部電極７はビット線９の上部か下
部かのいずれか一方に形成されていた。
型シリコン基板１上に形成された多結晶シリコンからな
るゲート電極４と拡散層５から成る絶縁ゲート型電界効
果トランジスタと、この絶縁ゲート型電界トランジスタ
の一方の拡散層５と電気的に接続されている容量下部電
極７と容量絶縁膜13及び容量上部電極14から構成される
容量部が、タングステンシリサイド等からなるビット線
９の下部に形成されているという構造か、あるいは第６
図（ａ），（ｂ）に示されるように、容量下部電極７と
容量絶縁膜13と容量上部電極14から構成される容量部
が、ビット線９の上部に形成されているという構造であ
った。すなわち容量下部電極７はビット線９の上部か下
部かのいずれか一方に形成されていた。
しかしながら、第５図に示した半導体記憶装置の場合
は、容量下部電極７をビット線９が拡散層５と電気的に
接続される部分をさけて形成しなければならないため、
平面部の電極面積が著しく減少する。この対策として電
極面積を大きくとるために下部電極を厚くすると、ビッ
ト線９と拡散層５とを接続する部分が深くなり、導通が
とりにくくなったり、ゲート電極４間の狭い部分の容量
下部電極材料がエッチング除去しにくいというような加
工上の問題があった。
は、容量下部電極７をビット線９が拡散層５と電気的に
接続される部分をさけて形成しなければならないため、
平面部の電極面積が著しく減少する。この対策として電
極面積を大きくとるために下部電極を厚くすると、ビッ
ト線９と拡散層５とを接続する部分が深くなり、導通が
とりにくくなったり、ゲート電極４間の狭い部分の容量
下部電極材料がエッチング除去しにくいというような加
工上の問題があった。
また第６図に示した半導体記憶装置の場合は、第５図
のものと比べて、容量下部電極７をビット線９と拡散層
５との接続部分の上にも配置できるため、電極面積を大
きくとれるとともに、容量下部電極７を厚くしても、ビ
ット線９を形成した後なので、拡散層５との接続部も深
くはならないという利点はある。しかしビット線９は、
容量下部電極７の拡散層５との接続部分をさけなければ
ならないため、その分セルサイズが大きくなるという欠
点があった。
のものと比べて、容量下部電極７をビット線９と拡散層
５との接続部分の上にも配置できるため、電極面積を大
きくとれるとともに、容量下部電極７を厚くしても、ビ
ット線９を形成した後なので、拡散層５との接続部も深
くはならないという利点はある。しかしビット線９は、
容量下部電極７の拡散層５との接続部分をさけなければ
ならないため、その分セルサイズが大きくなるという欠
点があった。
本発明の半導体記憶装置は、半導体基板に形成された
拡散層とゲート絶縁膜を介して形成されたゲート電極と
を有する絶縁ゲート型電界効果トランジスタと、一方の
前記拡散層に接続されたビット線と、他方の前記拡散層
に接続された容量下部電極とこの上部に容量絶縁膜を介
して形成された容量上部電極とを有する情報蓄積部を構
成する容量部とを備えた半導体記憶装置において、前記
ビット線は絶縁膜を介して前記容量下部電極を貫通して
いるものである。
拡散層とゲート絶縁膜を介して形成されたゲート電極と
を有する絶縁ゲート型電界効果トランジスタと、一方の
前記拡散層に接続されたビット線と、他方の前記拡散層
に接続された容量下部電極とこの上部に容量絶縁膜を介
して形成された容量上部電極とを有する情報蓄積部を構
成する容量部とを備えた半導体記憶装置において、前記
ビット線は絶縁膜を介して前記容量下部電極を貫通して
いるものである。
次に本発明について図面を参照して説明する。
第１図（ａ）〜（ｃ）は本発明の第１の実施例の平面
図、Ａ−Ａ′線断面図及びＢ−Ｂ′線断面図である。ま
た第２図（ａ）〜（ｆ）及び第３図（ａ）〜（ｆ）は第
１の実施例の製造方法を説明するための半導体チップの
断面図であり、それぞれ第１図（ｂ）及び第１図（ｃ）
の構造を形成するにいたるプロセスフローを示してい
る。以下製造方法と共に説明する。
図、Ａ−Ａ′線断面図及びＢ−Ｂ′線断面図である。ま
た第２図（ａ）〜（ｆ）及び第３図（ａ）〜（ｆ）は第
１の実施例の製造方法を説明するための半導体チップの
断面図であり、それぞれ第１図（ｂ）及び第１図（ｃ）
の構造を形成するにいたるプロセスフローを示してい
る。以下製造方法と共に説明する。
まず第２図（ａ）及び第３図（ａ）に示すように、Ｐ
型シリコン基板１上に通常の選択酸化法によりフィール
ド酸化膜２およびゲート酸化膜３をそれぞれ5000Åおよ
び200Åの厚さに形成する。次で多結晶シリコンを3000
Åの厚さに積層しパターニングすることによりゲート電
極４を形成し、しかる後ゲート電極４に対して自己整合
的に基板と逆導電型の不純物として、例えばヒ素を50ke
V,ドーズ量1.0×1015cm-2の条件でイオン注入すること
により拡散層５を形成する。
型シリコン基板１上に通常の選択酸化法によりフィール
ド酸化膜２およびゲート酸化膜３をそれぞれ5000Åおよ
び200Åの厚さに形成する。次で多結晶シリコンを3000
Åの厚さに積層しパターニングすることによりゲート電
極４を形成し、しかる後ゲート電極４に対して自己整合
的に基板と逆導電型の不純物として、例えばヒ素を50ke
V,ドーズ量1.0×1015cm-2の条件でイオン注入すること
により拡散層５を形成する。
次に第２図（ｂ）及び第３図（ｂ）に示すように、CV
D法によりシリコン酸化膜６を2000Å積層した後、第１
の容量下部電極と拡散層５をつなぐ部分のシリコン酸化
膜６をエッチング除去する。次でリンがドープされた多
結晶シリコンを1000Å積層しパターニングすることによ
り第１の容量下部電極7Aを形成する。この際のパターニ
ングは、後に述べるビット線９の下部で、隣接したセル
の第１の容量下部電極とショートしないように第１の容
量下部電極7Aが分離されていればよく、またビット線９
と拡散層５との接続部分を避けるようになっていればよ
い。
D法によりシリコン酸化膜６を2000Å積層した後、第１
の容量下部電極と拡散層５をつなぐ部分のシリコン酸化
膜６をエッチング除去する。次でリンがドープされた多
結晶シリコンを1000Å積層しパターニングすることによ
り第１の容量下部電極7Aを形成する。この際のパターニ
ングは、後に述べるビット線９の下部で、隣接したセル
の第１の容量下部電極とショートしないように第１の容
量下部電極7Aが分離されていればよく、またビット線９
と拡散層５との接続部分を避けるようになっていればよ
い。
次に第２図（ｃ）及び第３図（ｃ）に示すように、CV
D法によりシリコン酸化膜８を1000Åの厚さに積層した
後、ビット線９と拡散層５を接続する部分のシリコン酸
化膜８をエッチング除去する。
D法によりシリコン酸化膜８を1000Åの厚さに積層した
後、ビット線９と拡散層５を接続する部分のシリコン酸
化膜８をエッチング除去する。
次に第２図（ｄ）及び第３図（ｄ）に示すように、タ
ングステンシリサイドを2000Åの厚さに積層し、さらに
その上層にCVD法によりシリコン酸化膜10を2000Åの厚
さに積層した後、同時にパターニングしてビット線９を
形成する。
ングステンシリサイドを2000Åの厚さに積層し、さらに
その上層にCVD法によりシリコン酸化膜10を2000Åの厚
さに積層した後、同時にパターニングしてビット線９を
形成する。
次に第２図（ｅ）及び第３図（ｅ）に示すように、CV
D法によりシリコン酸化膜11を1000Åの厚さに積層した
後異方性エッチングすることにより、ビット線９の側面
に通常よく知られているようにシリコン酸化膜11をサイ
ドウォールとして残すとともに、ビット線９の上部にも
シリコン酸化膜10を残す。
D法によりシリコン酸化膜11を1000Åの厚さに積層した
後異方性エッチングすることにより、ビット線９の側面
に通常よく知られているようにシリコン酸化膜11をサイ
ドウォールとして残すとともに、ビット線９の上部にも
シリコン酸化膜10を残す。
次に第２図（ｆ）及び第３図（ｆ）に示すように、リ
ンがドープされた多結晶シリコンを1000Åの厚さに積層
した後、第１の容量下部電極7Aの一部も含めてパターニ
ングすることにより、第２の容量下部電極7Bを形成す
る。この結果第１の容量下部電極7Aと第２の容量下部電
極7Bが電気的につながり、かつ、その一部が自己整合的
に形成されることになる。そして、ビット線９がシリコ
ン酸化膜を介して容量下部電極を貫通した構造となる。
ンがドープされた多結晶シリコンを1000Åの厚さに積層
した後、第１の容量下部電極7Aの一部も含めてパターニ
ングすることにより、第２の容量下部電極7Bを形成す
る。この結果第１の容量下部電極7Aと第２の容量下部電
極7Bが電気的につながり、かつ、その一部が自己整合的
に形成されることになる。そして、ビット線９がシリコ
ン酸化膜を介して容量下部電極を貫通した構造となる。
以下第１図（ａ）〜（ｃ）に示したように、第２の容
量下部電極7Bの表面を約100Åの厚さに酸化することに
より容量絶縁膜13を形成する。次で全面に多結晶シリコ
ンを3000Åの厚さに形成して容量上部電極14とする。
量下部電極7Bの表面を約100Åの厚さに酸化することに
より容量絶縁膜13を形成する。次で全面に多結晶シリコ
ンを3000Åの厚さに形成して容量上部電極14とする。
このように構成された第１の実施例によれば、容量下
部電極をビット線９の上部に形成でき、しかもビット線
９を拡散層５と第１の容量下部電極7Aとの接続領域上を
通すことができるため、セルサイズを大きくすることな
く容量下部電極の面積を大きくできる。
部電極をビット線９の上部に形成でき、しかもビット線
９を拡散層５と第１の容量下部電極7Aとの接続領域上を
通すことができるため、セルサイズを大きくすることな
く容量下部電極の面積を大きくできる。
第４図（ａ）〜（ｃ）は本発明の第２の実施例の平面
図、Ｃ−Ｃ′線断面図及びＤ−Ｄ′線断面図である。
図、Ｃ−Ｃ′線断面図及びＤ−Ｄ′線断面図である。
この第２の実施例においてもビット線９は、第１の容
量下部電極12Aと第２の容量下部電極12Bとで構成される
容量下部電極を、シリコン酸化膜8,10,11を介して貫通
した構造となっている。そしてこの第２の実施例では、
第１の容量下部電極12Aが第２の容量下部電極12Bの内側
で、特に拡散層５との接続領域上のみに前もって形成さ
れた構造となっている。従って本第２の実施例は、第１
の実施例の効果の他に、第１の容量下部電極12Aとシリ
コン酸化膜８とビット線９とで構成される寄生容量を小
さくできるという利点がある。
量下部電極12Aと第２の容量下部電極12Bとで構成される
容量下部電極を、シリコン酸化膜8,10,11を介して貫通
した構造となっている。そしてこの第２の実施例では、
第１の容量下部電極12Aが第２の容量下部電極12Bの内側
で、特に拡散層５との接続領域上のみに前もって形成さ
れた構造となっている。従って本第２の実施例は、第１
の実施例の効果の他に、第１の容量下部電極12Aとシリ
コン酸化膜８とビット線９とで構成される寄生容量を小
さくできるという利点がある。
以上説明したように本発明は、ビット線を絶縁膜を介
して容量下部電極内を貫通させるという構造にすること
により、ビット線が拡散層と電気的に接続する部分の上
にも容量下部電極を設けて電極面積を大きくできるた
め、セルサイズを大きくすることなく電荷蓄積量を大き
くすることができるという効果がある。
して容量下部電極内を貫通させるという構造にすること
により、ビット線が拡散層と電気的に接続する部分の上
にも容量下部電極を設けて電極面積を大きくできるた
め、セルサイズを大きくすることなく電荷蓄積量を大き
くすることができるという効果がある。
第１図（ａ）〜（ｃ）は本発明の第１の実施例の平面図
及び断面図、第２図（ａ）〜（ｆ）及び第３図（ａ）〜
（ｆ）は第１の実施例の製造方法を説明するための半導
体チップの断面図、第４図（ａ）〜（ｃ）は本発明の第
２の実施例の平面図及び断面図、第５図（ａ），（ｂ）
及び第６図（ａ），（ｂ）はそれぞれ従来例の平面図及
び断面図である。 １……Ｐ型シリコン基板、２……フィールド酸化膜、３
……ゲート酸化膜、４……ゲート電極、５……拡散層、
6,8,10,11……シリコン酸化膜、７……容量下部電極、7
A,12A……第１の容量下部電極、7B,12B……第２の容量
下部電極、９……ビット線、13……容量絶縁膜、14……
容量上部電極。
及び断面図、第２図（ａ）〜（ｆ）及び第３図（ａ）〜
（ｆ）は第１の実施例の製造方法を説明するための半導
体チップの断面図、第４図（ａ）〜（ｃ）は本発明の第
２の実施例の平面図及び断面図、第５図（ａ），（ｂ）
及び第６図（ａ），（ｂ）はそれぞれ従来例の平面図及
び断面図である。 １……Ｐ型シリコン基板、２……フィールド酸化膜、３
……ゲート酸化膜、４……ゲート電極、５……拡散層、
6,8,10,11……シリコン酸化膜、７……容量下部電極、7
A,12A……第１の容量下部電極、7B,12B……第２の容量
下部電極、９……ビット線、13……容量絶縁膜、14……
容量上部電極。
Claims (2)
- 【請求項１】半導体基板に形成された拡散層とゲート絶
縁膜を介して形成されたゲート電極とを有する絶縁ゲー
ト型電界効果トランジスタと、一方の前記拡散層に接続
されたビット線と、他方の前記拡散層に接続された容量
下部電極とこの上部に容量絶縁膜を介して形成された容
量上部電極とを有する情報蓄積部を構成する容量部とを
備えた半導体記憶装置において、前記ビット線は絶縁膜
を介して前記容量下部電極を貫通していることを特徴と
する半導体記憶装置。 - 【請求項２】ビット線が絶縁膜を介して容量下部電極を
貫通する位置は、少くとも容量下部電極が拡散層に接続
する領域の上部である請求項１記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2178849A JP2936660B2 (ja) | 1990-07-06 | 1990-07-06 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2178849A JP2936660B2 (ja) | 1990-07-06 | 1990-07-06 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0465871A JPH0465871A (ja) | 1992-03-02 |
| JP2936660B2 true JP2936660B2 (ja) | 1999-08-23 |
Family
ID=16055751
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2178849A Expired - Fee Related JP2936660B2 (ja) | 1990-07-06 | 1990-07-06 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2936660B2 (ja) |
-
1990
- 1990-07-06 JP JP2178849A patent/JP2936660B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0465871A (ja) | 1992-03-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |