JPH0828474B2 - 半導体記憶装置およびその製造方法 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体記憶装置に関し、特に電荷蓄積部と
していわゆるスタックトキャパシタセルを備えた半導体
記憶装置の構造およびその製造方法に関するものであ
る。

［従来の技術］ 近年、半導体記憶装置はコンピュータなどの情報機器
の目覚しい普及によって、その需要が急速に拡大してい
る。さらに、機能的には大規模な記憶容量を有し、かつ
信頼性の高いものが要求されている。このような背景の
もとに、半導体記憶装置においては高集積化および高信
頼性に関する技術開発が進められている。

半導体記憶装置のうち、記憶情報のランダムな入出力
が可能なものにDRAM（Dynamic Random Access Memory）
がある。一般に、DRAMは多数の記憶情報を蓄積する記憶
領域であるメモリセルアレイと、外部との入出力に必要
な周辺回路とを含む。

第４図は、一般的なDRAMの構成を示すブロック図であ
る。第４図を参照して、まずDRAM50は、記憶情報のデー
タ信号を蓄積するためのメモリセルアレイ51と、単位記
憶回路を構成するメモリセルを選択するためのアドレス
信号を外部から受けるためのロウアンドカラムアドレス
バッファ52と、そのアドレス信号を解読することにより
メモリセルを指定するためのロウデコーダ53およびカラ
ムコーダ54と、指定されたメモリセルに蓄積された信号
を増幅して読出すセンスリフレッシュアンプ55と、デー
タ入出力のためのデータインバッファ56およびデータア
ウトバッファ57と、クロック信号を発生するクロックジ
ェネレータ58とを含んでいる。

半導体チップ上で大きな面積を占めるメモリセルアレ
イ51は、単位記憶情報を蓄積するためのメモリセルが複
数個配列されて形成されている。第５図は、メモリセル
アレイ51を構成するメモリセルの４ビット分の等価回路
図を示している。メモリセルアレイ51は行方向に平行に
延びた複数のワード線1a、1b、1c、1dと、列方向に延び
た複数のビット線2a、2bとを備えている。ワード線1a〜
1dとビット線2a、2bとの交差部近傍にはメモリセル３が
形成されている。さらにメモリセル３は１個のMOS（Met
al Oxide Semiconductor）トランジスタ４と１個のキャ
パシタ５とからなる。なお、第５図に示されたような１
対のビット線2a、2bがセンスリフレッシュアンプ55に対
して平行に配置されたものを折返しビット線方式と称す
る。

第５図の等価回路図において示された範囲のDRAMの平
面構造を第６図に示す。第６図には４つのメモリセルが
示されており、各メモリセルは隣接するメモリセルと分
離された動作領域A1、A2、A3、A4に形成された１組のMO
SトランジスタQ1、Q2、Q3、Q4と、キャパシタCs1、Cs
2、Cs3、Cs4とから構成される。各トランジスタQ1〜Q4
を構成するゲート電極は、各メモリセルに対応するワー
ド線1a〜1dの一部によって構成される。ワード線1a〜1d
の上部には、このワード線1a〜1dと絶縁され、かつ直交
するようにビット線2a、2bが形成されている。ビット線
2a、2bは、コンタクト孔C1、C2、C3を介してメモリセル
に接続される。

次に、第６図において切断線VII-VIIに沿った方向か
らのメモリセルの断面構成図を第７図に示す。メモリセ
ル３は１個のMOSトランジスタ４とキャパシタ５とから
構成される。MOSトランジスタ４はシリコン基板40表面
に間を隔てて形成されたソース・ドレイン領域6,6と、
シリコン基板40表面にゲート酸化膜７を介して形成され
たゲート電極８（1c）とを備えている。キャパシタ５は
MOSトランジスタ４のソース・ドレイン6,6の一方に接続
される下部電極（記憶ノード）９と下部電極９の上面に
形成された誘電体層10および誘電体層10の上面を覆う上
部電極（セルプレート）11とを備えている。下部電極９
および上部電極11は、たとえばポリシリコンなどから構
成される。そして、このような積層構造を有するキャパ
シタをスタックトキャパシタと称す。スタックトキャパ
シタ５はその一部が絶縁膜12を介してゲート電極８の上
部に延在し、さらに他方はフィールド酸化膜13の上部に
まで延在して形成されている。キャパシタ５などが形成
されたシリコン基板40の表面上は厚い層間絶縁膜14で覆
われている。層間絶縁膜14の上部を通るビット線2bは、
コンタクトホール15を介してMOSトランジスタ４のソー
ス・ドレイン領域６に接続されている。

次に、従来のDRAMのメモリセルの製造方法について第
8A図ないし第8E図を用いて説明する。

まず、第8A図に示すように、シリコン基板40上に、た
とえばシリコン酸化膜からなる素子分離用のフィールド
酸化膜13を形成する。これによって、シリコン基板40表
面に素子形成用の活性領域16を形成する。

次に、第8B図に示すように、活性領域16にゲート酸化
膜７を介してゲート電極８を形成し、同時にフィールド
酸化膜13上の所定位置にワード線1dを形成する。さら
に、ゲート電極８およびワード線1dの周囲を絶縁膜12で
覆う。そして、絶縁膜12で覆われたゲート電極８をマス
クとしてシリコン基板40中に不純物を導入し、ソース・
ドレイン領域6,6を形成する。

さらに、第8C図に示すように、シリコン基板40上の全
面にポリシリコン層を堆積する。そして、ポリシリコン
層を所定の形状にパターニングする。これによってゲー
ト電極８の上部からフィールド酸化膜13の上部にわたっ
て延在した下部電極９を形成する。

その後、第8D図に示すように、下部電極９の表面上に
シリコン窒化膜あるいはシリコン酸化膜からなる誘電体
層10とポリシリコンからなる上部電極11とを形成する。

最後に、第8E図に示すように、全面に厚い層間絶縁膜
14を形成する。そして、所定の位置にコンタクトホール
15を形成した後、ビット線2bを形成する。これによっ
て、ビット線2bはMOSトランジスタ４の一方のソース・
ドレイン領域６に接続される。以上の工程によりDRAMの
メモリセル３が製造される。

［発明が解決しようとする課題］ 通常、キャパシタ５の電荷蓄積容量は誘電体層10を介
して対向した下部電極９と上部電極11との対向面積に比
例する。したがって、キャパシタ３の容量を増加させる
にはこの対向面積を増大すればよい。ところが、冒頭で
述べたようにDRAMの素子構造は微細化の一途を辿ってい
る。そして、メモリセルの構造は高集積化のために平面
的な占有面積を縮小化する方法が取られている。このた
め、キャパシタの平面占有面積は制限され縮小化されて
きている。キャパシタ５の電極間の対向面積の減少は必
然的にキャパシタの容量低下を招いている。そして、キ
ャパシタの容量が低下するとキャパシタからの読出信号
量が低下する。このために記憶信号の感度が低下し、DR
AMの信頼性が低下する。このように、キャパシタ容量の
低下はDRAMの本質的な機能低下を生じ、重要な問題を引
き起こす。

したがって、本発明は上記のような問題点を解消する
ためになされたもので、キャパシタの平面占有面積の低
減によっても容量の低下を生じることのないキャパシタ
構造を有する半導体記憶装置およびその製造方法を提供
することを目的とする。

［課題を解決するための手段］ 本発明における半導体記憶装置は、主表面を有する半
導体基板と、半導体基板中に形成された不純物領域と、
半導体基板の主面上に第１絶縁膜を介して形成された第
１導電層と、不純物領域に接続され、かつその一部が第
２絶縁膜を介して少なくとも第１導電層の上部に延在し
ている第２導電層と、第２導電層の表面に形成された誘
電体層と、誘電体層の表面上に形成され、かつその一部
が誘電体層を介して第２導電層の側面に延在し、さらに
第２導電層と第２絶縁層との間の第１導電層の上方のみ
に積層された部分を備えた第３導電層とを備えている。

また、本発明における半導体記憶装置の製造方法は、
以下の工程を備えている。

まず、基体中の所定の領域に、不純物領域が形成され
る。その後、基体の上に、第１絶縁膜を介在して第１導
電層が形成される。

次に、不純物領域の表面が一部露出するように、第１
導電層を覆うように第２絶縁膜が形成される。その後、
不純物領域に接続し、第１導電層の上方に延在する第２
導電層が、第２絶縁膜の上に形成される。

次に，第２導電層に覆われた第２絶縁膜の表面を除去
し、第２導電層の下部であって第１導電層の上方のみに
空間領域が形成される。その後、第２導電層の露出表面
上に誘電体層が形成される。

次に、誘電体層の表面上および空間領域内に第３導電
層が形成される。

［作用］ 本発明における半導体記憶装置は、ゲート電極の上方
のみにキャパシタの下部電極の上下面を上部電極で挾み
込んだ３層構造を部分的に形成している。そして、この
下部電極と上部電極との間に誘電体層を形成している。
このために、３層構造を形成した部分は、両電極間の対
向面積が増加し、全体としてキャパシタの電荷蓄積容量
を増加させることができる。しかも、平面占有面積は従
来のものと同程度に制限することができる。また、ゲー
ト電極の不純物領域側の角部の上方には、上部電極が存
在しないため、この角部における電界集中を未然に防止
することができる。

さらに、本発明による半導体記憶装置の製造方法は、
下部電極の一部を絶縁膜上に形成した後、絶縁膜のゲー
ト電極の上方のみを部分的に除去することにより下部電
極の下部に空間領域を形成している。そして、この下部
の空間領域および下部電極の側面、上面に上部電極を形
成することにより自己整合的に上部電極との３層積層構
造を構成している。このために、複雑なフォトリソグラ
フィ工程を用いることなく容易にキャパシタを製造する
ことができる。

［実施例］ 以下、本発明の一実施例を図を用いて詳細に説明す
る。

第１図は、本発明の一実施例によるDRAMのメモリセル
の断面構造を示す断面構造図である。図を参照して、DR
AMのメモリセル３は１個のMOSトランジスタ４と１個の
キャパシタ５とを備えている。MOSトランジスタ４は半
導体基板40表面に形成された１対のソース・ドレイン領
域6,6と、ゲート酸化膜７を介して形成されたゲート電
極８とを備えている。また、キャパシタ５はMOSトラン
ジスタ４の一方のソース・ドレイン領域６に接続し、さ
らにゲート電極８およびワード線1dの上部に絶縁膜12を
介して延在した下部電極９と、その表面に形成された誘
電体層10およびさらにその表面上に形成された上部電極
11とを備えている。キャパシタ５は、特にゲート電極８
およびワード線1dの上部で下部電極９と上部電極11とが
積層された３層積層構造を有している。すなわち、上部
電極11の下層部11aは下部電極９とゲート電極８の上面
を覆う絶縁膜12との間に積層されており、さらに下部電
極９とワード線1dの上面を覆う絶縁膜12との間に積層さ
れている。そして、上部電極11の下層部11aは、上部電
極11の上層部11bと接続されている。さらに、誘電体層1
0は上部電極11と下部電極９とが対向する面間に連続的
に形成されている。このようなキャパシタ構造は、同一
平面占有面積を有する従来のキャパシタ構造と比べる
と、３層積層構造を形成した領域で上部および下部電極
11,9間の対向面積が増加していることがわかる。これに
よって、キャパシタの電荷蓄積量を増大することができ
る。ここで、下部層11aを、ワード線1dの上方のみに形
成し、絶縁膜12の側壁に沿って延在させていないのは、
下部層11aを絶縁膜12の側壁に沿って延在させると、ワ
ード線1dの角部との間において、電界集中が生じ、半導
体記憶装置の信頼性を低下させてしまうからである。な
お、本図では層間絶縁膜あるいはビット線などの図示は
省略している。

次に、上記実施例によるDRAMのメモリセルの製造工程
について第2A図ないし第2D図を用いて説明する。

まず、第2A図に示すように、前工程において既に、半
導体基板40上にフィールド酸化膜13およびMOSトランジ
スタ４のソース・ドレイン領域6,6、ゲート酸化膜７、
ゲート電極８およびワード線1dが形成されている。次
に、ゲート電極８などが形成されたシリコン基板40表面
上に十分に厚い絶縁膜12を形成し、異方性エッチングを
用いてゲート電極８およびワード線1dの周囲を覆う。こ
の絶縁膜12の膜厚については後の工程で説明する。次
に、絶縁膜12などの表面上にCVD（Chemical Vapor Depo
sition）法等を用いてポリシリコン層を堆積する。その
後、フォトリソグラフィ法およびエッチング法を用いて
ポリシリコン層をパターニングし、キャパシタ５の下部
電極９を形成する。

次に、第2B図に示すように、ウェットエッチングなど
の等方性エッチングを用いて絶縁膜12を選択的に除去す
る。このエッチング工程においては、下部電極９に覆わ
れていない絶縁膜12の表面領域からエッチングが等方的
に進行する。これによって、ゲート電極８およびワード
線1dの一方側の側面および上面の絶縁膜12は徐々に除去
され、同時に下部電極９の下面に位置する部分も平面的
にエッチング除去される。したがって、絶縁膜12の膜厚
はエッチングが平面方向に十分に進行し所定の空間領域
20が形成され、かつゲート電極８およびワード線1dの周
囲を覆い十分な絶縁特性を保つに足りる膜厚が設定され
る。

その後、第2C図に示すように、下部電極９の露出表面
にシリコン窒化膜あるいはシリコン酸化膜などの誘電体
層10を形成する。

そして、第2D図に示すように、減圧CVD法を用いて全
面にポリシリコン層を堆積する。この堆積工程において
は、下部電極９の下部に形成されていた空間領域20内に
も十分にポリシリコン層が堆積される。そして、このポ
リシリコン層を所定の形状にパターニングしキャパシタ
５の上部電極11を形成する。以上の工程によって、ゲー
ト電極８あるいはワード線1dの上部に下部電極９と上部
電極11との３層積層構造を有するキャパシタ５を備えた
メモリセルが製造される。

次に、本発明の半導体記憶装置の製造方法の第２の実
施例について第3A図ないし第3F図を用いて説明する。

まず、第3A図に示すように、フィールド酸化膜13が形
成されたシリコン基板40表面上に順次、酸化膜、ポリシ
リコン層、シリコン酸化膜からなる第１絶縁膜、シリコ
ン窒化膜からなる第２絶縁膜を形成し、所定の形状にパ
ターニングする。この工程によって、MOSトランジスタ
４のゲート酸化膜７およびゲート電極８、さらにワード
線1dが形成される。次に、ゲート電極８あるいはその上
面に形成された第１および第２絶縁膜21、22をマスクと
してシリコン基板40表面に不純物をイオン注入する。こ
れによってソース・ドレイン領域6,6が形成される。

次に、第3B図に示すように、CVD法を用いて全面にシ
リコン酸化膜23を堆積し、その後異方性エッチングす
る。これによって、ゲート電極８および第１絶縁膜21あ
るいはワード線1dの側面にシリコン酸化膜23のサイドウ
ォールが形成される。

さらに、第3C図に示すように、CVD法を用いて全面に
ポリシリコン層を堆積する。その後、このポリシリコン
層をパターニングしてキャパシタ５の下部電極９を形成
する。

そして、第3D図に示すように、ウェットエッチングあ
るいはプラズマエッチングなどを用いて第１絶縁膜21上
に形成されたシリコン窒化膜の第２絶縁膜22のみを選択
的に除去する。そして、この第２絶縁膜22が存在した領
域に空間領域20を形成する。

その後、第3E図に示すように、露出した下部電極９表
面にシリコン窒化膜あるいはシリコン酸化膜などの誘電
体層10を形成する。

そして、第3F図に示すように、減圧CVD法などを用い
てポリシリコン層を全面に堆積する。この工程によっ
て、下部電極９の下部に形成されていた空間領域20内に
もポリシリコン層が充填される。その後、このポリシリ
コン層を所定の形状にパターニングする。これによっ
て、キャパシタ５の上部電極11が形成される。以上の工
程によって第１の実施例と同様に部分的に３層積層構造
を有するキャパシタ５を備えたメモリセルを構造するこ
とができる。

なお、上記実施例ではゲート電極８、ワード線1d、キ
ャパシタ５の下部電極９および上部電極11に多結晶シリ
コンを用いた場合について説明したが、これに限定され
ることなく他の材料で構成されたものであっても本発明
を適用することができる。また、本発明の第２の実施例
の製造方法に用いたシリコン窒化膜は、これに限定され
ることなく、たとえば第１絶縁膜21と及び下部電極９と
異なるエッチングレートなどを有する材料であれば他の
ものでも構わない。

［発明の効果］ 以上のように、本発明によれば、半導体記憶装置のキ
ャパシタを構成する下部および上部電極層を、部分的に
下部電極の上下両面を誘電体層を介して上部電極で積層
した３層積層構造を構成したので、平面的な占有面積を
増加させることなくキャパシタの電荷蓄積容量を増大す
ることができる。さらに、本発明の製造方法を用いれ
ば、３層積層構造の中間層をなす導電層を形成した後、
その下部領域を選択的に除去して空間領域を形成し、そ
の後、自己整合的に空間領域を導電層で埋込むことによ
って積層構造を構成できるので、複雑な工程を必要とせ
ず、電荷蓄積容量の大きいキャパシタを有する半導体記
憶装置を容易に製造することができる。

【図面の簡単な説明】

第１図は、本発明の一実施例によるDRAMのメモリセルの
断面構造を示す断面構造図である、第2A図、第2B図、第
2C図、第2D図は、本発明によるDRAMの製造方法の第１の
実施例を示す製造工程断面図である。また、第3A図、第
3B図、第3C図、第3D図、第3E図および第3F図は、DRAMの
製造方法の第２の実施例を示す製造工程断面図である。 第４図は、一般的なDRAMの構造を示すブロック図であ
る。第５図は、第４図に示したDRAMのメモリセルアレイ
の等価回路図である。第６図は、第５図に示したメモリ
セルアレイの平面構造図である。第７図は、第６図中に
切断線VII-VIIに沿った方向からの断面構造図である。
第8A図、第8B図、第8C図、第8D図および第8E図は、従来
のDRAMのメモリセルの製造工程を順に示した製造工程断
面図である。 図において、４はMOSトランジスタ、５はキャパシタ、
６はソース・ドレイン領域、９はキャパシタの下部電
極、10は誘電体層、11はキャパシタの上部電極、11aは
上部電極11の下部層、11bは上部電極11の上部層、21は
シリコン酸化膜、22はシリコン窒化膜を示している。 なお、図中、同一符号は同一または相当部分を示す。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8242 27/04 Ｇ１１Ｃ 11/34 ３５２ Ｚ (72)発明者 白畑 正芳 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (56)参考文献 特開 平１−270344（ＪＰ，Ａ) 特開 昭56−58254（ＪＰ，Ａ)

Claims (2)

【特許請求の範囲】
1. 【請求項１】主表面を有する半導体基板と、 前記半導体基板中に形成された不純物領域と、 前記半導体基板の主面上に第１絶縁膜を介して形成され
   た第１導電層と、 前記不純物領域に接続され、かつその一部が第２絶縁膜
   を介して少なくとも前記第１導電層の上部に延在してい
   る第２導電層と、 前記第２導電層の表面上に形成された誘電体層と、 前記誘電体層の表面上に形成され、かつその一部が前記
   誘電体層を介して前記第２導電層の側面に延在し、さら
   に前記第２導電層と前記第２絶縁膜との間の前記第１導
   電層の上方のみに積層された部分を備えた第３導電層と
   を備えた、半導体記憶装置。
2. 【請求項２】基体中の所定の領域に、不純物領域を形成
   する工程と、 前記基体の上に、第１絶縁膜を介在して第１導電層を形
   成する工程と、 前記不純物領域の表面が一部露出するように、前記第１
   導電層を覆うように第２絶縁膜を形成する工程と、 前記不純物領域に接続し、前記第１導電層の上方に延在
   する第２導電層を、前記第２絶縁膜の上に形成する工程
   と、 前記第２導電層に覆われた前記第２絶縁膜の表面領域を
   除去し、前記第２導電層の下部であって前記第１導電層
   の上方のみに空間領域を形成する工程と、 前記第２導電層の露出表面上に誘電体層を形成する工程
   と、 前記誘電体層の表面上および前記空間領域内に第３導電
   層を形成する工程とを備えた、半導体記憶装置の製造方
   法。