JPH0775247B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH0775247B2
JPH0775247B2 JP2137335A JP13733590A JPH0775247B2 JP H0775247 B2 JPH0775247 B2 JP H0775247B2 JP 2137335 A JP2137335 A JP 2137335A JP 13733590 A JP13733590 A JP 13733590A JP H0775247 B2 JPH0775247 B2 JP H0775247B2
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Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、半導体記憶装置に係り、特にクロスポイント
型メモリセルを有する半導体記憶装置に関する。
（従来の技術） ダイナミック型ランダムアクセスメモリ（DRAM）は高集
積化の一途を辿り、それに伴ってキャパシタ面積が減少
して、メモリ内容の誤読み出しや、放射線によるデータ
破壊等が大きな問題になっている。
このような問題を解決するため、キャパシタに様々な構
造を持たせる提案がなされている。その一つが積層型キ
ャパシタ・セル構造であり、その従来例を第３図に示し
ている。第３図において、30は半導体基板、31は基板表
面に選択的に形成された素子分離用のフィールド酸化
膜、32は基板表面に形成されたゲート酸化膜、33はトラ
ンスファゲート用のMOSトランジスタのゲート電極（ワ
ード線）、34は上記MOSトランジスタのソース／ドレイ
ン拡散層である。このように素子分離された半導体基板
上に形成されたMOSトランジスタ上が第１の層間絶縁膜3
5で覆われ、これに第１のコンタクト孔が開けられ、こ
のコンタクト孔を通して上記MOSトランジスタのソース
／ドレイン拡散層34の一方にコンタクトする下部キャパ
シタ電極（ストレージノード電極）36が形成され、この
下部キャパシタ電極36上にキャパシタゲート絶縁膜37を
介して上部キャパシタ電極（セルプレート電極）38が形
成されており、下部キャパシタ電極36およびキャパシタ
ゲート絶縁膜37および上部キャパシタ電極38からなる電
荷蓄積用のMIM（金属−絶縁物−金属）キャパシタが形
成されている。このように形成されたMIMキャパシタ上
が第２の層間絶縁膜39で覆われ、これに第２のコンタク
ト孔が開けられ、このコンタクト孔を通して上記MOSト
ランジスタのソース／ドレイン拡散層34の他方にコンタ
クトするビット線40が形成されている。
このような積層型キャパシタ・セルは、MIMキャパシタ
領域が三次元構造をしているものの、素子分離領域、MO
Sトランジスタ領域、ビット線コンタクト領域、あるい
はそれらの間隔など、平面的な占有面積が大きく、微細
化が困難であるという問題がある。また、半導体基板に
掘った溝（トレンチ）を用いるトレンチ型キャパシタ・
セルにおいても同様な問題がある。
一方、特公昭64−25461号、特公昭64−25462号、特公昭
64−25466号の公報には、第４図に示すように、縦型MOS
トランジスタの構造を有するメモリセルが示されてい
る。このメモリセルは、Ｎ型の半導体基板40上に形成さ
れたP+型の半導体基板41に溝42を設け、この溝内にキャ
パシタゲート絶縁膜43として誘電体膜（例えばSiO2膜）
を形成した後、Ｎ型の電荷蓄積電極44を形成し、この電
荷蓄積電極44の上面にワード線（ゲート電極）45および
このワード線45の周囲を取り囲むゲート酸化膜46を形成
し、このゲート酸化膜46の側壁と前記キャパシタ絶縁膜
43との間の領域にＰ型半導体層47を形成し、上記ゲート
酸化膜46の上面および上記Ｐ型半導体層47の上面に層間
絶縁膜48を形成し、この層間絶縁膜48にビット線コンタ
クト用のコンタクト孔を開孔し、このコンタクト孔内に
N+型半導体層49を形成し、さらに、このN+半導体層49と
コンタクトするように基板上の全面に導電膜（例えばポ
リシリコン膜）を堆積し、この導電膜をパターニングし
てビット線50を形成してなる。
このように半導体基板に形成された溝型キャパシタ上に
縦型構造を有するMOSトランジスタが配置されたメモリ
セルは、MOSトランジスタ領域の平面的な占有面積が縮
小し、ビット線50とワード線45との交点（クロスポイン
ト）にメモリセルが存在するクロスポイント型メモリセ
ルを形成することが可能になる。
しかし、上記したような従来のクロスポイント型メモリ
セルは、微細化につれて十分なキャパシタ容量を確保す
るのが困難になる。即ち、キャパシタ容量を増大せしめ
る方法として、キャパシタゲート絶縁膜43として誘電率
の高い誘電体膜（例えばTa2O5膜、PZT膜など）を用いる
ことが考えられる。ところが、このような誘電率の高い
材料は、成膜方法が難しく、例えば高温熱処理によって
特性が著しく劣化することが知られている。これに対し
て、上記したような縦型のMOSトランジスタの構造を有
するメモリセルの製造に際しては、キャパシタ形成後の
プロセスの低温化が望まれているが、キャパシタ形成後
にワード線45およびビット線50を形成するので、熱工程
の短縮化、あるいは、低温化が難しいという問題があっ
た。
（発明が解決しようとする課題） 上記したように従来の半導体記憶装置は、一層の高集積
化を進める場合に、メモリセルの微細化あるいはキャパ
シタ容量を十分に確保するのが困難になるという問題が
ある。
本発明は、上記問題点を解決すべくなされたもので、そ
の目的は、メモリセルの微細化およびキャパシタ容量を
十分に確保するのが容易であり、一層の高集積化に適し
た半導体記憶装置を提供することにある。
［発明の構成］ （課題を解決するための手段） 本発明は、クロスポイント型メモリセルを有する半導体
記憶装置において、上記クロスポイント型メモリセル
は、絶縁層基板上にビット線が形成され、このビット線
上に縦型構造を有するMOSトランジスタが形成され、こ
のMOSトランジスタ上にMIMキャパシタが積層されてな
り、上記ビット線とワード線との平面内でのクロスポイ
ントに存在することを特徴とする。
（作 用） このような半導体記憶装置のクロスポイント型メモリセ
ルによれば、メモリセルの平面的な占有面積が小さくて
済む。しかも、MOSトランジスタの下側にビット線が設
けられ、上側にMIMキャパシタが積層されているので、
キャパシタ形成前にビット線およびワード線を形成する
ことが可能であり、キャパシタ形成後の熱工程の短縮化
およびび低温化が容易になり、キャパシタゲート絶縁膜
として誘電率の高い誘電体膜を用いることが可能にな
り、メモリセルを微細化しても十分なキャパシタ容量を
確保することが可能になる （実施例） 以下、図面を参照して本発明の実施例を詳細に説明す
る。
第１図（ａ）は本発明の第１実施例に係るDRAMにおける
クロスポイント型メモリセルの断面構造を示しており、
このメモリセルのゲート電極長さ方向（ワード線長さ方
向）の素子分離領域の断面構造を第１図（ｂ）に示して
いる。即ち、第１図（ａ）および（ｂ）において、10は
絶縁層基板（あるいは半導体基板上に形成された絶縁
層）であり、この絶縁層基板上に導電層（例えばポリシ
リコン膜）が堆積されてパターニングされることにより
ビット線11が形成されている。このビット線11上および
前記絶縁層基板10上の全面に第１の層間絶縁膜12が形成
され、この第１の層間絶縁膜12にビット線コンタクト用
の第１のコンタクト孔が開孔され、このビット線コンタ
クト孔底面のビット線露出部上にN+型エピタキシャル層
13が形成されている。この場合、N+型エピタキシャル層
13が第１のコンタクト孔を埋めるまで成長したところ
で、引き続き、SOI（シリコン・オン・インシュレー
タ）技術により、N+型エピタキシャル層上にはN+型エピ
タキシャル層13が成長形成され、前記第１の層間絶縁膜
12上にはP-型エピタキシャル層14が形成されている。な
お、上記N+型エピタキシャル層13は、トランスファゲー
ト用のMOSトランジスタのソース／ドレインの一方の領
域（N+拡散層）となる。上記N+型エピタキシャル層13上
およびP-型エピタキシャル層14上の一部には、ゲート絶
縁膜15により周面が囲まれたワード線（前記MOSトラン
ジスタ用のゲート電極）16が形成されている。このゲー
ト絶縁膜15により囲まれたワード線16の形成工程は、ま
ず、上記N+型エピタキシャル層13上およびP-型エピタキ
シャル層14上にゲート絶縁膜15が形成され、このゲート
絶縁膜15上に導電層が堆積された後にパターニングされ
てワード線16が形成され、さらに、全面にゲート絶縁膜
15が形成され、ワード線16の上面および側面のゲート絶
縁膜15を残してその他の領域のゲート絶縁膜を除去す
る。この場合、ゲート電極長さ方向の素子分離を行うた
めに、ワード線16に沿ってゲート絶縁膜15がパターニン
グされ、これをマスクとしてワード線16の露出部に厚い
酸化膜25が形成されている。さらに、前記P-型エピタキ
シャル層14上に、前記ゲート絶縁膜15により周面が囲ま
れたワード線16を完全に被覆するまでP-型エピタキシャ
ル層14が成長形成され、この上に第２の層間絶縁膜24が
形成され、この第２の層間絶縁膜24にストレージノード
・コンタクト用の第２のコンタクト孔が開孔されてい
る。そして、この第２のコンタクト孔底面の前記P-型エ
ピタキシャル層14の露出部にイオン注入が行われ、前記
MOSトランジスタのソース／ドレインの他方の領域とな
るN+拡散層17が形成されている。なお、上記MOSトラン
ジスタのチャネル領域は、ゲート電極16の上下のソース
／ドレイン領域13、17間のゲート絶縁膜15に沿って形成
されている。さらに、前記第２のコンタクト孔を通して
MOSトランジスタのソース／ドレイン領域の他方のN+拡
散層17とコンタトするように基板上の全面に導電膜（例
えばポリシリコン膜）が堆積され、この導電膜がパター
ニングされて下部キャパシタ電極（ストレージノード電
極）18が形成されている。さらに、下部キャパシタ電極
18上にキャパシタゲート絶縁膜19を介して上部キャパシ
タ電極（セルプレート電極）用の導電膜（例えばポリシ
リコン膜）20が堆積され、MOSキャパシタが形成されて
いる。
上記したような第１実施例のDRAMにおけるクロスポイン
ト型メモリセルは、絶縁層基板10上にビット線11が形成
され、このビット線11上に縦型構造を有するMOSトラン
ジスタが形成され、このMOSトランジスタ上にMIMキャパ
シタが積層されてなり、上記ビット線11とワード線16と
の平面内でのクロスポイントに存在するので、従来例の
溝型キャパシタ上に縦型構造を有するMOSトランジスタ
が配置されたクロスポイント型メモリセルと同様に、メ
モリセルの平面的な占有面積が小さて済む。
しかも、MOSトランジスタの下側にビット線11が設けら
れ、上側にMOSキャパシタが積層されているので、キャ
パシタ形成前にビット線11およびワード線16を形成する
ことが可能であり、キャパシタ形成後の熱工程の短縮化
および低温化が容易になり、キャパシタゲート絶縁膜19
として誘電率の高い誘電体膜（例えばTa2O5膜、PZT膜な
ど）を用いることが可能になり、メモリセルを微細化し
ても十分なキャパシタ容量を確保することが可能にな
る。
一方、第２図は、第２実施例に係るDRAMにおけるクロス
ポイント型メモリセルの断面構造を示しており、このメ
モリセルは、第１図（ａ）を参照して前述した第１実施
例のメモリセル（第１のクロスポイント型メモリセル）
の下側に、半導体基板に形成された溝型キャパシタ上に
縦型構造を有するMOSトランジスタが配置された第２の
クロスポイント型メモリセルが設けられることにより、
ビット線とワード線との２組のクロスポイントに対応し
て２つのクロスポイント型メモリセルが形成されている
点が異なり、その他は同じであるので第１図（ａ）中と
同一符号を付している。
即ち、上記第２のクロスポイント型メモリセルは、半導
体基板１上に層間絶縁膜２が形成され、この層間絶縁膜
２および半導体基板１に選択的に溝が設けられ、この溝
の内面にキャパシタゲート絶縁膜３が形成され、この溝
内を埋め込めるように導電層（電荷蓄積電極）４が形成
されている。そして、SOI技術により、上記導電層４上
にはN+型エピタキシャル層（MOSトランジスタのソース
／ドレインの一方の領域）５が成長形成され、前記層間
絶縁膜２上にはP-型エピタキシャル層６が形成されてい
る。上記N+型エピタキシャル層５上およびP-型エピタキ
シャル層６上の一部には、ゲート絶縁膜７により周囲が
囲まれたワード線（前記MOSトランジスタ用のゲート電
極）８が形成されている。また、ゲート電極長さ方向の
素子分離を行うために、ワード線８上に厚い酸化膜（図
示せず）が形成されている。さらに、前記P-型エピタキ
シャル層６上に、前記ゲート絶縁膜７により周面が囲ま
れたワード線８を完全に被覆するまでP-型エピタキシャ
ル層６が成長形成され、この上に層間絶縁膜９が形成さ
れ、この層間絶縁膜９にビット線コンタクト用のコンタ
クト孔が開孔されている。そして、このコンタクト孔底
面の前記P-型エピタキシャル層６の露出部にイオン注入
が行われ、前記MOSトランジスタのソース／ドレインの
他方の領域となるN+拡散層21が形成されている。さら
に、前記コンタクト孔を通してMOSトランジスタのソー
ス／ドレイン領域の他方のN+拡散層21とコンタクトする
ように基板上の全面に導電膜（例えばポリシリコン膜）
が堆積され、この導電膜がパターニングされてビット線
22が形成されている。
このように形成された第２のクロスポイント型メモリセ
ルの上に層間絶縁膜（第１実施例の絶縁層基板10に相当
する。）10が形成され、この層間絶縁膜（絶縁層基板）
10上に第１実施例の第１のクロスポイント型メモリセル
が形成されている。
上記したような第２実施例のDRAMにおけるメモリセル
も、前記第１実施例のDRAMにおけるメモリセルと同様の
効果が得られる。
［発明の効果］ 上述したように本発明によれば、メモリセルの微細化お
よびキャパシタ容量を十分に確保するのが容易であり、
一層の高集積化に適した半導体記憶装置を実現すること
ができる。
【図面の簡単な説明】
第１図（ａ）は本発明の第１実施例に係るDRAMのメモリ
セルの断面構造を示す図、第１図（ｂ）は同図（ａ）の
メモリセルのゲート電極長さ方向（ワード線長さ方向）
の素子分離領域に対応する断面構造を示す図、第２図は
本発明の第２実施例に係るDRAMのメモリセルの断面構造
を示す図、第３図および第４図はそれぞれ従来のDRAMの
メモリセルの断面構造を示す図である。 １……半導体基板、２、12、24……層間絶縁膜、３、19
……キャパシタゲート絶縁膜、４……導電層（電荷蓄積
電極）、５、13……N+型エピタキシャル層（ソース／ド
レイン拡散層）、６、14……P-型エピタキシャル層、
７、15……ゲート絶縁膜、８、16……ワード線（ゲート
電極）、９……層間絶縁膜、10は絶縁層基板、11、22…
…ビット線、17、21……N+拡散層（ソース／ドレイン拡
散層）、18……下部キャパシタ電極（ストレージノード
電極）、20……上部キャパシタ電極（セルプレート電
極）用の導電膜。

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】絶縁層基板上にビット線が形成され、この
    ビット線上に縦型構造を有するMOSトランジスタが形成
    され、このMOSトランジスタ上にMIMキャパシタが積層さ
    れてなり、上記ビット線とワード線との平面内でのクロ
    スポイントに存在するクロスポイント型メモリセルを有
    する ことを特徴とする半導体記憶装置。
  2. 【請求項２】半導体基板に形成された溝型キャパシタ上
    に縦型構造を有するMOSトランジスタが配置された第２
    のクロスポイント型メモリセルと、 この第２のクロスポイント型メモリセルの上に層間絶縁
    膜が形成され、この層間絶縁膜上にビット線が形成さ
    れ、このビット線上に縦型構造を有するMOSトランジス
    タが形成され、このMOSトランジスタ上にMIMキャパシタ
    が積層されてなり、上記ビット線とワード線との平面内
    でのクロスポイントに存在する第１のクロスポイント型
    メモリセル とを具備することを特徴とする半導体記憶装置。
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