JPH1140777A - 集積回路とその製造方法 - Google Patents
集積回路とその製造方法Info
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- JPH1140777A JPH1140777A JP9211180A JP21118097A JPH1140777A JP H1140777 A JPH1140777 A JP H1140777A JP 9211180 A JP9211180 A JP 9211180A JP 21118097 A JP21118097 A JP 21118097A JP H1140777 A JPH1140777 A JP H1140777A
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Abstract
(57)【要約】
【課題】 簡単な構造によりＭＯＳトランジスタおよび
キャパシタからなるメモリセルを高密度大規模に集積す
る集積回路を提供すること。 【解決手段】 ＤＲＡＭのセル・アレイでビット線ＢＬ
１，ＢＬ２とワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４
が互いに直交し、夫々の交点付近にＭＯＳトランジスタ
ＱとＭＯＳキャパシタＣからなるＤＲＡＭセルを備えて
いる。各メモリ・セルの間は、ワード線ＷＬ１，ＷＬ
２，ＷＬ３，ＷＬ４に平行する方向で半導体基板に形成
した第一の溝であるトレンチとこのトレンチ内に容量絶
縁膜およびフィールド・シールド電極ＦＳ１，ＦＳ２，
ＦＳ３を埋め込んで得られるフィールド・シールド構造
で絶縁分離される。ビット線に平行方向は各メモリ・セ
ル間およびフィールド・シールド構造の間に第二のトレ
ンチが在り、ここを絶縁物で埋め込んで絶縁物分離を行
っている。
キャパシタからなるメモリセルを高密度大規模に集積す
る集積回路を提供すること。 【解決手段】 ＤＲＡＭのセル・アレイでビット線ＢＬ
１，ＢＬ２とワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４
が互いに直交し、夫々の交点付近にＭＯＳトランジスタ
ＱとＭＯＳキャパシタＣからなるＤＲＡＭセルを備えて
いる。各メモリ・セルの間は、ワード線ＷＬ１，ＷＬ
２，ＷＬ３，ＷＬ４に平行する方向で半導体基板に形成
した第一の溝であるトレンチとこのトレンチ内に容量絶
縁膜およびフィールド・シールド電極ＦＳ１，ＦＳ２，
ＦＳ３を埋め込んで得られるフィールド・シールド構造
で絶縁分離される。ビット線に平行方向は各メモリ・セ
ル間およびフィールド・シールド構造の間に第二のトレ
ンチが在り、ここを絶縁物で埋め込んで絶縁物分離を行
っている。
Description
【０００１】
【発明の属する技術分野】この発明はＭＯＳトランジス
タとＭＯＳキャパシタ（容量素子）とから成るメモリセ
ルを半導体基板の主表面に設けた記憶装置として用いら
れる集積回路に係るものである。
タとＭＯＳキャパシタ（容量素子）とから成るメモリセ
ルを半導体基板の主表面に設けた記憶装置として用いら
れる集積回路に係るものである。
【０００２】
【従来の技術】ＭＯＳトランジスタとＭＯＳキャパシタ
から成るメモリセルを半導体基板の主表面に集積する従
来の集積回路は、ＭＯＳキャパシタの半導体基板の主表
面における占有面積の縮小により集積密度を増大し大規
模集積回路を実現することができる。従来のこのための
技術は、主表面の上方に伸びるスタック・キャパシタも
しくは主表面からトレンチと呼ぶ孔部を掘り込んで形成
されるトレンチ・キャパシタであり、更に、キャパシタ
電極表面を特開平３−２７２１６５号公報および特開平
５−１７５４４８号公報に詳述されるように粗面として
表面積を増大するものであった。これら従来のキャパシ
タ構造は、単位メモリセルが一個のＭＯＳトランジスタ
と一個のＭＯＳキャパシタからなり、隣接のメモリセル
との間に絶縁分離帯を有するため、今後の大規模集積回
路の実現にはメモリセル面積の更なる縮小が必要とな
る。この問題を解決する先行技術は、特願平８−３３１
４０２号明細書に記載された一個のトレンチの両側面に
隣接するメモリセルのＭＯＳキャパシタが形成され、即
ち、一個のトレンチを隣接のメモリセルが共用して夫々
のＭＯＳキャパシタを実現するものであった。
から成るメモリセルを半導体基板の主表面に集積する従
来の集積回路は、ＭＯＳキャパシタの半導体基板の主表
面における占有面積の縮小により集積密度を増大し大規
模集積回路を実現することができる。従来のこのための
技術は、主表面の上方に伸びるスタック・キャパシタも
しくは主表面からトレンチと呼ぶ孔部を掘り込んで形成
されるトレンチ・キャパシタであり、更に、キャパシタ
電極表面を特開平３−２７２１６５号公報および特開平
５−１７５４４８号公報に詳述されるように粗面として
表面積を増大するものであった。これら従来のキャパシ
タ構造は、単位メモリセルが一個のＭＯＳトランジスタ
と一個のＭＯＳキャパシタからなり、隣接のメモリセル
との間に絶縁分離帯を有するため、今後の大規模集積回
路の実現にはメモリセル面積の更なる縮小が必要とな
る。この問題を解決する先行技術は、特願平８−３３１
４０２号明細書に記載された一個のトレンチの両側面に
隣接するメモリセルのＭＯＳキャパシタが形成され、即
ち、一個のトレンチを隣接のメモリセルが共用して夫々
のＭＯＳキャパシタを実現するものであった。
【０００３】
【発明が解決しようとする課題】この先行技術はメモリ
セルの集積密度を従来技術に比較して著しく改善する
が、ＭＯＳキャパシタ電極面積がトレンチの一側面であ
るため電気的に安定な特性に必要な容積値を得るために
は深いトレンチを形成する必要があり、製造上の困難さ
が有った。従ってこの発明の目的は、簡単な構造により
ＭＯＳトランジスタおよびキャパシタからなるメモリセ
ルを高密度大規模に集積する集積回路を提供することに
ある。
セルの集積密度を従来技術に比較して著しく改善する
が、ＭＯＳキャパシタ電極面積がトレンチの一側面であ
るため電気的に安定な特性に必要な容積値を得るために
は深いトレンチを形成する必要があり、製造上の困難さ
が有った。従ってこの発明の目的は、簡単な構造により
ＭＯＳトランジスタおよびキャパシタからなるメモリセ
ルを高密度大規模に集積する集積回路を提供することに
ある。
【０００４】
【課題を解決するための手段】この発明の集積回路は、
半導体基板の一主表面にＭＯＳトランジスタとキャパシ
タから成るメモリセルを行列配置し、該メモリセル間を
互いに絶縁分離し、前記メモリセル間の互いに隣接する
キャパシタは前記基板表面から形成されたトレンチと、
該トレンチ内に埋設された容量絶縁膜および該絶縁膜を
介してトレンチの一側面の半導体表面に容量結合する固
定電位のフィールド・シールド電極とを備えた集積回路
において、前記トレンチ側面に微小な凹凸が形成されて
いることを特徴とする。この微小な凹凸は、例えば、Ｉ
ＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔ
ｒｏｎ Ｄｅｖｉｃｅｓ Ｖｏｌ．４２，Ｎｏ．２，ｐ
ｐ２９５−３００に詳述される球状表面ポリシリコン
（ＨＳＧ）技術で実現される。更に好ましくは、半導体
基板は高濃度一導電型シリコン単結晶基体の一表面に低
濃度一導電型エピタキシャル層を設け、前記トレンチが
該エピタキシャル層を貫通してその底部が前記高濃度の
単結晶基体内に到る形状を有し、前記行列配置されたメ
モリセルは行方向に伸びるビット線と列方向に伸びるワ
ード線でメモリセル・アレイを構成し、前記トレンチは
前記ワード線に平行して伸び、前記トレンチ間のメモリ
セルは前記ビット線に平行に伸び内部絶縁物で充填され
た他のトレンチにより絶縁分離されていることを特徴と
する。
半導体基板の一主表面にＭＯＳトランジスタとキャパシ
タから成るメモリセルを行列配置し、該メモリセル間を
互いに絶縁分離し、前記メモリセル間の互いに隣接する
キャパシタは前記基板表面から形成されたトレンチと、
該トレンチ内に埋設された容量絶縁膜および該絶縁膜を
介してトレンチの一側面の半導体表面に容量結合する固
定電位のフィールド・シールド電極とを備えた集積回路
において、前記トレンチ側面に微小な凹凸が形成されて
いることを特徴とする。この微小な凹凸は、例えば、Ｉ
ＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔ
ｒｏｎ Ｄｅｖｉｃｅｓ Ｖｏｌ．４２，Ｎｏ．２，ｐ
ｐ２９５−３００に詳述される球状表面ポリシリコン
（ＨＳＧ）技術で実現される。更に好ましくは、半導体
基板は高濃度一導電型シリコン単結晶基体の一表面に低
濃度一導電型エピタキシャル層を設け、前記トレンチが
該エピタキシャル層を貫通してその底部が前記高濃度の
単結晶基体内に到る形状を有し、前記行列配置されたメ
モリセルは行方向に伸びるビット線と列方向に伸びるワ
ード線でメモリセル・アレイを構成し、前記トレンチは
前記ワード線に平行して伸び、前記トレンチ間のメモリ
セルは前記ビット線に平行に伸び内部絶縁物で充填され
た他のトレンチにより絶縁分離されていることを特徴と
する。
【０００５】前記フィールド・シールド電極の電位は外
部から供給される電源の基準電位、もしくは、前記単結
晶基体の電位であることを特徴とする。また、前記トレ
ンチ部分の一導電型間エピタキシャル層表面には逆導電
型領域が在り、該逆導電型領域は前記トランジスタのド
レ引もしくはソースに導電結合を有することを特徴とす
る。
部から供給される電源の基準電位、もしくは、前記単結
晶基体の電位であることを特徴とする。また、前記トレ
ンチ部分の一導電型間エピタキシャル層表面には逆導電
型領域が在り、該逆導電型領域は前記トランジスタのド
レ引もしくはソースに導電結合を有することを特徴とす
る。
【０００６】この発明の半導体装置は、一導電型の半導
体基板の主表面に複数のＭＯＳトランジスタとトレンチ
・キャパシタを有する半導体装置において、前記トラン
ジスタ間および前記キャパシタ間を前記表面において相
互に絶縁分離する構造がフィールド・シールド構造であ
り、該フィールド・シールド構造のフィールド・シール
ド電極と前記キャパシタの電極が同一であることを特徴
とする。好ましくは、前記トレンチ・キャパシタはトレ
ンチ部分から拡散形成された一導電型半導体領域と該領
域内の逆導電型領域の二重の拡散領域を有することを特
徴とする。
体基板の主表面に複数のＭＯＳトランジスタとトレンチ
・キャパシタを有する半導体装置において、前記トラン
ジスタ間および前記キャパシタ間を前記表面において相
互に絶縁分離する構造がフィールド・シールド構造であ
り、該フィールド・シールド構造のフィールド・シール
ド電極と前記キャパシタの電極が同一であることを特徴
とする。好ましくは、前記トレンチ・キャパシタはトレ
ンチ部分から拡散形成された一導電型半導体領域と該領
域内の逆導電型領域の二重の拡散領域を有することを特
徴とする。
【０００７】
【作用】この発明の半導体装置は、トレンチ・キャパシ
タ構造のゲート電極がメモリセル間の絶縁分離に共通の
フィールド・シールド電極であり、トレンチ構造の微小
な凹凸（ＨＳＧ）を有する一側面とフィールド・シール
ド電極で容量を形成するため高密度集積ができる。ま
た、トレンチ加工後にトレンチ内壁面に燐を含有するポ
リシリコンのＨＳＧを形成し、このＨＳＧからトレンチ
側面にＮ型領域を拡散形成することにより、表面積の増
大したトレンチ構造のＭＯＳキャパシタ特性が得られ
る。さらに、基板が高濃度Ｐ型単結晶基体とその上面の
Ｐ型エピタキシャル層とで形成され、トレンチの底部が
高濃度基体に到達する構造では、底部での蓄積電荷が生
じないため極微小電流漏洩を避けることができる。即
ち、この発明によれば、ビット線方向の絶縁膜分離とワ
ード線方向のトレンチ・フィールド・シールドとこのフ
ィールド・シールド電極とトレンチ壁面の半導体表面で
形成される壁面キャパシタとの技術を統合することによ
り高密度大規模のＤＲＡＭデバイスを実現する。更に、
トレンチ・キャパシタのゲート電極がフィールド・シー
ルド電極と同一工程で形成されるため、集積回路の縦構
造が簡素化されて層間干渉による特性劣化もなく、製造
工程が簡易化されるため経済性が高い利点もある。
タ構造のゲート電極がメモリセル間の絶縁分離に共通の
フィールド・シールド電極であり、トレンチ構造の微小
な凹凸（ＨＳＧ）を有する一側面とフィールド・シール
ド電極で容量を形成するため高密度集積ができる。ま
た、トレンチ加工後にトレンチ内壁面に燐を含有するポ
リシリコンのＨＳＧを形成し、このＨＳＧからトレンチ
側面にＮ型領域を拡散形成することにより、表面積の増
大したトレンチ構造のＭＯＳキャパシタ特性が得られ
る。さらに、基板が高濃度Ｐ型単結晶基体とその上面の
Ｐ型エピタキシャル層とで形成され、トレンチの底部が
高濃度基体に到達する構造では、底部での蓄積電荷が生
じないため極微小電流漏洩を避けることができる。即
ち、この発明によれば、ビット線方向の絶縁膜分離とワ
ード線方向のトレンチ・フィールド・シールドとこのフ
ィールド・シールド電極とトレンチ壁面の半導体表面で
形成される壁面キャパシタとの技術を統合することによ
り高密度大規模のＤＲＡＭデバイスを実現する。更に、
トレンチ・キャパシタのゲート電極がフィールド・シー
ルド電極と同一工程で形成されるため、集積回路の縦構
造が簡素化されて層間干渉による特性劣化もなく、製造
工程が簡易化されるため経済性が高い利点もある。
【０００８】
【発明の実施の形態】次にこの発明の上述の特徴をより
良く理解するために、この発明の実施の形態について図
を用いて説明する。
良く理解するために、この発明の実施の形態について図
を用いて説明する。
【０００９】図１（Ａ）および図１（Ｂ）は、この発明
の一実施の形態を説明するそれぞれ平面図および回路図
である。図１（Ａ）に示すように、この実施の形態は、
ＤＲＡＭのセル・アレイでビット線ＢＬ１，ＢＬ２とワ
ード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４が互いに直交
し、夫々の交点付近にＭＯＳトランジスタＱとＭＯＳキ
ャパシタＣからなるＤＲＡＭセルを備えている。各メモ
リ・セルの間は、ワード線ＷＬ１，ＷＬ２，ＷＬ３，Ｗ
Ｌ４に平行する方向で半導体基板に形成した第一の溝で
あるトレンチとこのトレンチ内に容量絶縁膜およびフィ
ールド・シールド電極ＦＳ１，ＦＳ２，ＦＳ３を埋め込
んで得られるフィールド・シールド構造で絶縁分離され
る。ビット線に平行方向は各メモリ・セル間およびフィ
ールド・シールド構造の間に第二のトレンチが在り、こ
こを絶縁物で埋め込んで絶縁物分離を行っている。
の一実施の形態を説明するそれぞれ平面図および回路図
である。図１（Ａ）に示すように、この実施の形態は、
ＤＲＡＭのセル・アレイでビット線ＢＬ１，ＢＬ２とワ
ード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４が互いに直交
し、夫々の交点付近にＭＯＳトランジスタＱとＭＯＳキ
ャパシタＣからなるＤＲＡＭセルを備えている。各メモ
リ・セルの間は、ワード線ＷＬ１，ＷＬ２，ＷＬ３，Ｗ
Ｌ４に平行する方向で半導体基板に形成した第一の溝で
あるトレンチとこのトレンチ内に容量絶縁膜およびフィ
ールド・シールド電極ＦＳ１，ＦＳ２，ＦＳ３を埋め込
んで得られるフィールド・シールド構造で絶縁分離され
る。ビット線に平行方向は各メモリ・セル間およびフィ
ールド・シールド構造の間に第二のトレンチが在り、こ
こを絶縁物で埋め込んで絶縁物分離を行っている。
【００１０】図１（Ｂ）は、図１（Ａ）の部分枠ａの等
価回路を示している。この図に示すように、ワード線Ｗ
Ｌ１，ＷＬ２，ＷＬ３，ＷＬ４に平行に伸びるフィール
ド・シールド電極ＦＳ１，ＦＳ２，ＦＳ３はＤＲＡＭセ
ルのキャパシタの一電極であり、固定電位に接続する。
キャパシタの他の電極はトレンチの側面にトランジスタ
から伸びるソースもしくはドレイン領域である。従っ
て、この実施の形態のＤＲＡＭセルはフィールド・シー
ルド電極を埋め込んだ第一のトレンチの両側面にビット
線方向に隣接するＤＲＡＭセルのキャパシタが共有のフ
ィールド・シールド電極を介して対向する。ワード線方
向に平行するメモリ・セル間の絶縁分離帯Ｚ１，Ｚ２は
絶縁物で埋め込まれた第二のトレンチである。
価回路を示している。この図に示すように、ワード線Ｗ
Ｌ１，ＷＬ２，ＷＬ３，ＷＬ４に平行に伸びるフィール
ド・シールド電極ＦＳ１，ＦＳ２，ＦＳ３はＤＲＡＭセ
ルのキャパシタの一電極であり、固定電位に接続する。
キャパシタの他の電極はトレンチの側面にトランジスタ
から伸びるソースもしくはドレイン領域である。従っ
て、この実施の形態のＤＲＡＭセルはフィールド・シー
ルド電極を埋め込んだ第一のトレンチの両側面にビット
線方向に隣接するＤＲＡＭセルのキャパシタが共有のフ
ィールド・シールド電極を介して対向する。ワード線方
向に平行するメモリ・セル間の絶縁分離帯Ｚ１，Ｚ２は
絶縁物で埋め込まれた第二のトレンチである。
【００１１】図２（Ａ）〜（Ｄ）は上述の一実施の形態
の製造方法を説明する主要工程における断面図である。
それぞれの図は図１（Ａ）のｂ―ｂ′線での断面図で、
図１と共通の部分は同一の参照記号を付して示す。この
実施の形態は、比抵抗０．０１０〜０．０５０Ωｃｍの
高濃度Ｐ型シリコン単結晶基体２０１の一主表面に比抵
抗０．５〜１０Ωｃｍ，厚さ１〜８μｍのＰ型エピタキ
シャル層２０２を備えた半導体基板を用いる。エピタキ
シャル層２０２の主表面には、図２（Ａ）に示すよう
に、二酸化珪素膜（ＳｉＯ2膜）２０３，２０３′，２
０３″をエッチング・マスクとしてビット線方向および
ワード線方向の縦横に伸び、高濃度の基体２０１に到達
するトレンチ２０４を形成する。このトレンチ形成によ
りエピタキシャル層２０２は所定のセル形成領域毎にエ
ピタキシャル領域２０２′，２０２″に分割される。ト
レンチ形成後に、熱酸化・気相成長および表面研磨等を
施してトレンチ部分に絶縁物である二酸化珪素を埋め込
み、以後にフィールド・シールド構造を形成するワード
線に平行に伸びる部分のトレンチ２０４の絶縁物を除去
する。この第一のトレンチ２０４で分割されたビット線
方向に平行する第二のトレンチ２０４′，２０４″には
絶縁物２０５′，２０５″が残り、ワード線方向のメモ
リ・セル間の絶縁分離を行う他のトレンチ絶縁分離帯が
形成される。これらのトレンチ２０４，２０４′，２０
４″に囲まれたエピタキシャル領域２０２′，２０２″
は以降の工程で形成されるコンタクトを共有する２ビッ
ト毎のＤＲＡＭセルを構成し、互いにトレンチ２０４，
２０４′，２０４″で絶縁分離されたセル領域である
［図２（Ａ）］。
の製造方法を説明する主要工程における断面図である。
それぞれの図は図１（Ａ）のｂ―ｂ′線での断面図で、
図１と共通の部分は同一の参照記号を付して示す。この
実施の形態は、比抵抗０．０１０〜０．０５０Ωｃｍの
高濃度Ｐ型シリコン単結晶基体２０１の一主表面に比抵
抗０．５〜１０Ωｃｍ，厚さ１〜８μｍのＰ型エピタキ
シャル層２０２を備えた半導体基板を用いる。エピタキ
シャル層２０２の主表面には、図２（Ａ）に示すよう
に、二酸化珪素膜（ＳｉＯ2膜）２０３，２０３′，２
０３″をエッチング・マスクとしてビット線方向および
ワード線方向の縦横に伸び、高濃度の基体２０１に到達
するトレンチ２０４を形成する。このトレンチ形成によ
りエピタキシャル層２０２は所定のセル形成領域毎にエ
ピタキシャル領域２０２′，２０２″に分割される。ト
レンチ形成後に、熱酸化・気相成長および表面研磨等を
施してトレンチ部分に絶縁物である二酸化珪素を埋め込
み、以後にフィールド・シールド構造を形成するワード
線に平行に伸びる部分のトレンチ２０４の絶縁物を除去
する。この第一のトレンチ２０４で分割されたビット線
方向に平行する第二のトレンチ２０４′，２０４″には
絶縁物２０５′，２０５″が残り、ワード線方向のメモ
リ・セル間の絶縁分離を行う他のトレンチ絶縁分離帯が
形成される。これらのトレンチ２０４，２０４′，２０
４″に囲まれたエピタキシャル領域２０２′，２０２″
は以降の工程で形成されるコンタクトを共有する２ビッ
ト毎のＤＲＡＭセルを構成し、互いにトレンチ２０４，
２０４′，２０４″で絶縁分離されたセル領域である
［図２（Ａ）］。
【００１２】図２（Ｂ）乃至図２（Ｄ）は、ワード線方
向に平行し絶縁物を除去したトレンチ２０４へのキャパ
シタ形成のための加工工程を示す。即ち、トレンチ２０
４の孔部から熱拡散法でエピタキシャル領域２０２′，
２０２″に１０の１７〜１９乗の高濃度Ｐ型領域２０
６′，２０６″および夫々のトレンチ側である内側に１
０の１８〜２０乗の高濃度Ｎ型領域２０７′，２０７″
を二重拡散形成し、その後トレンチ２０４内にキャパシ
タ絶縁膜２０８を形成する。この熱拡散法は図２（Ｃ）
に示すように、トレンチ壁面に特開平５−１７５４４８
号公報と同様なポリシリコン成長と熱処理を施して壁面
に微小な凹凸の粗面を形成する。且つ、この実施の形態
では、ポリシリコン成長初期にボロンを１０の１８乗程
度含有せしめ、その後に燐を１０の２０乗程度まで含有
するポリシリコンを成長して熱処理し、凹凸の形成と二
重拡散を行う。ポリシリコンの凹凸ｐ１，ｐ２，ｐ３，
・・・は燐濃度がボロンより高濃度であるためＮ型導電
性を有し、トレンチの両側面で各々Ｎ型領域２０７′，
２０７″に導電結合する。
向に平行し絶縁物を除去したトレンチ２０４へのキャパ
シタ形成のための加工工程を示す。即ち、トレンチ２０
４の孔部から熱拡散法でエピタキシャル領域２０２′，
２０２″に１０の１７〜１９乗の高濃度Ｐ型領域２０
６′，２０６″および夫々のトレンチ側である内側に１
０の１８〜２０乗の高濃度Ｎ型領域２０７′，２０７″
を二重拡散形成し、その後トレンチ２０４内にキャパシ
タ絶縁膜２０８を形成する。この熱拡散法は図２（Ｃ）
に示すように、トレンチ壁面に特開平５−１７５４４８
号公報と同様なポリシリコン成長と熱処理を施して壁面
に微小な凹凸の粗面を形成する。且つ、この実施の形態
では、ポリシリコン成長初期にボロンを１０の１８乗程
度含有せしめ、その後に燐を１０の２０乗程度まで含有
するポリシリコンを成長して熱処理し、凹凸の形成と二
重拡散を行う。ポリシリコンの凹凸ｐ１，ｐ２，ｐ３，
・・・は燐濃度がボロンより高濃度であるためＮ型導電
性を有し、トレンチの両側面で各々Ｎ型領域２０７′，
２０７″に導電結合する。
【００１３】二重拡散のＰ，Ｎ領域はＤＲＡＭセルのキ
ャパシタ部分をＨｉ−Ｃセル（特許第１３８７２９５
号）とする拡散領域で、高濃度Ｐ型シリコン単結晶基体
２０１より低濃度であるためＰ型領域２０６′，２０
６″およびＮ型領域２０７′，２０７″ともにエピタキ
シャル領域２０２′，２０２″のトレンチ２０４の側面
に留まり、トレンチ２０４の底面が到達する基体２０１
の表面とエピタキシャル領域２０２′，２０２″の境界
面で終端する。キャパシタ絶縁膜２０８は二酸化珪素膜
２０９−窒化珪素膜２１０−二酸化珪素膜２１１の３層
構造のＯＮＯ膜（特許第１２３５２６４号）で、二酸化
珪素膜換算の有効膜厚が３０〜１００Åで制御される。
ャパシタ部分をＨｉ−Ｃセル（特許第１３８７２９５
号）とする拡散領域で、高濃度Ｐ型シリコン単結晶基体
２０１より低濃度であるためＰ型領域２０６′，２０
６″およびＮ型領域２０７′，２０７″ともにエピタキ
シャル領域２０２′，２０２″のトレンチ２０４の側面
に留まり、トレンチ２０４の底面が到達する基体２０１
の表面とエピタキシャル領域２０２′，２０２″の境界
面で終端する。キャパシタ絶縁膜２０８は二酸化珪素膜
２０９−窒化珪素膜２１０−二酸化珪素膜２１１の３層
構造のＯＮＯ膜（特許第１２３５２６４号）で、二酸化
珪素膜換算の有効膜厚が３０〜１００Åで制御される。
【００１４】次に、図３（Ａ）に示すように、トレンチ
２０４のキャパシタ絶縁膜２０８の内側溝は燐を含有す
るポリシリコンで埋め込み、ワード線方向に伸びるフィ
ールド・シールド電極２１２を形成する。このフィール
ド・シールド電極２１２は、トレンチの両側面のＮ型領
域２０７，２０７′と絶縁膜２０８を介在して隣接のメ
モリセルの各々のＭＯＳキャパシタを形成するととも
に、エピタキシャル領域２０２′，２０２″を絶縁分離
する基体２０１と絶縁膜２０８とでフィールド・シール
ド構造の絶縁分離帯を成し、集積回路内で固定電位（所
定の電源電位、ＧＮＤもしくは基体電位）に接続する。
従って、フィールド・シールド電極２１２は互いに絶縁
分離されたエピタキシャル層２０２′，２０２″の隣り
合うメモリセルのＭＯＳキャパシタの共通電極でもあ
る。
２０４のキャパシタ絶縁膜２０８の内側溝は燐を含有す
るポリシリコンで埋め込み、ワード線方向に伸びるフィ
ールド・シールド電極２１２を形成する。このフィール
ド・シールド電極２１２は、トレンチの両側面のＮ型領
域２０７，２０７′と絶縁膜２０８を介在して隣接のメ
モリセルの各々のＭＯＳキャパシタを形成するととも
に、エピタキシャル領域２０２′，２０２″を絶縁分離
する基体２０１と絶縁膜２０８とでフィールド・シール
ド構造の絶縁分離帯を成し、集積回路内で固定電位（所
定の電源電位、ＧＮＤもしくは基体電位）に接続する。
従って、フィールド・シールド電極２１２は互いに絶縁
分離されたエピタキシャル層２０２′，２０２″の隣り
合うメモリセルのＭＯＳキャパシタの共通電極でもあ
る。
【００１５】エピタキシャル領域２０２′，２０２″の
主表面には夫々厚さ１００Åの二酸化珪素のゲート絶縁
膜２１３，２１３′，２１３″および多結晶シリコンの
ワード線ＷＬ１，ＷＬ２によりＭＯＳトランジスタのゲ
ート構造が形成され、ワード線ＷＬ１，ＷＬ２の両側の
Ｐ型エピタキシャル領域２０２′，２０２″の表面にＭ
ＯＳトランジスタのドレイン、ソース領域となる砒素注
入拡散による深さ０．１μのＮ型拡散領域２１４，２１
４′，２１５，２１５′が設けられる。各トランジスタ
の一方のフィールド・シールド構造側のＮ型領域２１
４，２１４′は、キャパシタの一電極として動作し、こ
の実施の形態ではＮ型領域２０７′，２０７″にそれぞ
れ接続する。他方のＮ型領域２１５，２１５′はそれぞ
れ同一のエピタキシャル領域２０２′，２０２″を共有
する隣接ＤＲＡＭセルのＭＯＳトランジスタと共有のＮ
型領域でビット線へのコンタクト領域である。コンタク
ト領域は、フィールド・シールド構造トランジスタの拡
散領域およびワード線に絶縁膜２１６，２１７，２１
８，２１９を形成した後、Ｎ型領域２１５，２１５′の
表面を露呈する。
主表面には夫々厚さ１００Åの二酸化珪素のゲート絶縁
膜２１３，２１３′，２１３″および多結晶シリコンの
ワード線ＷＬ１，ＷＬ２によりＭＯＳトランジスタのゲ
ート構造が形成され、ワード線ＷＬ１，ＷＬ２の両側の
Ｐ型エピタキシャル領域２０２′，２０２″の表面にＭ
ＯＳトランジスタのドレイン、ソース領域となる砒素注
入拡散による深さ０．１μのＮ型拡散領域２１４，２１
４′，２１５，２１５′が設けられる。各トランジスタ
の一方のフィールド・シールド構造側のＮ型領域２１
４，２１４′は、キャパシタの一電極として動作し、こ
の実施の形態ではＮ型領域２０７′，２０７″にそれぞ
れ接続する。他方のＮ型領域２１５，２１５′はそれぞ
れ同一のエピタキシャル領域２０２′，２０２″を共有
する隣接ＤＲＡＭセルのＭＯＳトランジスタと共有のＮ
型領域でビット線へのコンタクト領域である。コンタク
ト領域は、フィールド・シールド構造トランジスタの拡
散領域およびワード線に絶縁膜２１６，２１７，２１
８，２１９を形成した後、Ｎ型領域２１５，２１５′の
表面を露呈する。
【００１６】図３（Ｂ）はこの実施の形態の最終工程を
示し、燐・ボロン・シリケート・ガラス（ＢＰＳＧ）の
厚い層間絶縁膜２２０を主表面に被着し、コンタクト保
護膜２２１，２２２の内側開孔部に燐をプラグ・イオン
注入し、チタニュウム−チタニュウム窒化物−タングス
テンの積層による導電プラグ２２３，２２３′を埋め込
み、更にアルミニュウムによる配線加工を行ってビット
線ＢＬ１を形成する。これらの配線形成工程は従来既知
の技術であり、プラグ・イオン注入によりＮ型領域２１
５，２１５′にはプラグ２２２，２２２′からの燐の侵
入で高濃度Ｎ型領域２２４，２２４′が設けられ、ＤＲ
ＡＭセルとビット線との電流路特性を改善する。この図
のＭＯＳトランジスタＱ11，Ｑ21およびフィールド・シ
ールド構造を成すＭＯＳキャパシタＣ11，Ｃ21は、図１
（Ｂ）と同一であり、ＭＯＳトランジスタＱ31，Ｑ41は
それぞれＮ型領域２１５，２１５′を共有するエピタキ
シャル領域２０２′，２０２″に形成されてビット線Ｂ
Ｌ１に接続している。
示し、燐・ボロン・シリケート・ガラス（ＢＰＳＧ）の
厚い層間絶縁膜２２０を主表面に被着し、コンタクト保
護膜２２１，２２２の内側開孔部に燐をプラグ・イオン
注入し、チタニュウム−チタニュウム窒化物−タングス
テンの積層による導電プラグ２２３，２２３′を埋め込
み、更にアルミニュウムによる配線加工を行ってビット
線ＢＬ１を形成する。これらの配線形成工程は従来既知
の技術であり、プラグ・イオン注入によりＮ型領域２１
５，２１５′にはプラグ２２２，２２２′からの燐の侵
入で高濃度Ｎ型領域２２４，２２４′が設けられ、ＤＲ
ＡＭセルとビット線との電流路特性を改善する。この図
のＭＯＳトランジスタＱ11，Ｑ21およびフィールド・シ
ールド構造を成すＭＯＳキャパシタＣ11，Ｃ21は、図１
（Ｂ）と同一であり、ＭＯＳトランジスタＱ31，Ｑ41は
それぞれＮ型領域２１５，２１５′を共有するエピタキ
シャル領域２０２′，２０２″に形成されてビット線Ｂ
Ｌ１に接続している。
【００１７】以上の実施の形態によれば、ＤＲＡＭセル
のキャパシタがフィールド・シールド電極２１２を埋め
込んだトレンチ２０４の一側面に形成され、且つ、側面
が所謂ＨＳＧ技術による微小凹凸面を備えるため、例え
ばエピタキシャル領域幅１μで深さ７μのトレンチでは
通常面積の２〜３倍の１４平方ミクロン以上のキャパシ
タ面積が得られ、ＤＲＡＭセルとして充分な蓄積容量を
実現する。従って、この発明のＤＲＡＭセル構造は、従
来のセル構造に比較して簡易な構造と製法によりセル寸
法が小で集積密度を向上し大規模集積回路を実現すると
共にＭＯＳキャパシタ容量値を増大し電気的動作の安定
なＤＲＡＭを実現する。
のキャパシタがフィールド・シールド電極２１２を埋め
込んだトレンチ２０４の一側面に形成され、且つ、側面
が所謂ＨＳＧ技術による微小凹凸面を備えるため、例え
ばエピタキシャル領域幅１μで深さ７μのトレンチでは
通常面積の２〜３倍の１４平方ミクロン以上のキャパシ
タ面積が得られ、ＤＲＡＭセルとして充分な蓄積容量を
実現する。従って、この発明のＤＲＡＭセル構造は、従
来のセル構造に比較して簡易な構造と製法によりセル寸
法が小で集積密度を向上し大規模集積回路を実現すると
共にＭＯＳキャパシタ容量値を増大し電気的動作の安定
なＤＲＡＭを実現する。
【００１８】また、この実施の形態では、高濃度Ｐ型シ
リコン単結晶基体２０１にＰ型エピタキシャル層２０２
を設け、トレンチ底部を基体２０１に到達することによ
りＤＲＡＭセルを収納するエピタキシャル領域２０
２′，２０２″を絶縁分離しているため、従来のトレン
チ分離で生じるトレンチ底部に電荷蓄積層や電流漏洩路
の形成が無く、ＤＲＡＭセルの情報保持時間特性の改
善、活性領域間リーク電流による誤動作や待機時電流の
増大を除去することができる。加えて、この実施の形態
ではワード線の絶縁分離帯を絶縁物分離帯で設計しフィ
ールド・シールド電極との交差を避ける設計ルールを採
用することにより、ワード線とフィールド・シールド電
極を同一工程の多結晶シリコン加工工程、所謂一層ポリ
シリコン・プロセスで形成することができ、製造工程を
一層簡略化して経済性を改善する。加えて、この実施の
形態においては、フィールド・シールド電極とワード線
を多結晶シリコンで形成したが、タングステン・シリサ
イド、高融点金属等を単独もしくは多結晶シリコンとの
積層構造で実施することができる。
リコン単結晶基体２０１にＰ型エピタキシャル層２０２
を設け、トレンチ底部を基体２０１に到達することによ
りＤＲＡＭセルを収納するエピタキシャル領域２０
２′，２０２″を絶縁分離しているため、従来のトレン
チ分離で生じるトレンチ底部に電荷蓄積層や電流漏洩路
の形成が無く、ＤＲＡＭセルの情報保持時間特性の改
善、活性領域間リーク電流による誤動作や待機時電流の
増大を除去することができる。加えて、この実施の形態
ではワード線の絶縁分離帯を絶縁物分離帯で設計しフィ
ールド・シールド電極との交差を避ける設計ルールを採
用することにより、ワード線とフィールド・シールド電
極を同一工程の多結晶シリコン加工工程、所謂一層ポリ
シリコン・プロセスで形成することができ、製造工程を
一層簡略化して経済性を改善する。加えて、この実施の
形態においては、フィールド・シールド電極とワード線
を多結晶シリコンで形成したが、タングステン・シリサ
イド、高融点金属等を単独もしくは多結晶シリコンとの
積層構造で実施することができる。
【００１９】この実施の形態においては、フィールド・
シールド電極の電位を電源の基準電位（ＧＮＤ）、基体
電位（Ｖｂｂ）もしくは電源電位とＧＮＤとの中間電位
に固定する。しかしながら、フィールド・シールド電極
を電源電位（Ｖｃｃ）に固定する場合には、フィールド
・シールド電極に対向するＰ型エピタキシャル領域側面
に電子電荷が誘起されてＮチャネル型ＭＯＳトランジス
タのソースもしくはドレインのＮ型領域に電気的に結合
する反転層を形成するため、キャパシタのフィールド・
シールド電極の対向電極となるトレンチ壁面から拡散形
成されるＮ型領域もしくはＮおよびＰ型領域の双方を省
略できる。
シールド電極の電位を電源の基準電位（ＧＮＤ）、基体
電位（Ｖｂｂ）もしくは電源電位とＧＮＤとの中間電位
に固定する。しかしながら、フィールド・シールド電極
を電源電位（Ｖｃｃ）に固定する場合には、フィールド
・シールド電極に対向するＰ型エピタキシャル領域側面
に電子電荷が誘起されてＮチャネル型ＭＯＳトランジス
タのソースもしくはドレインのＮ型領域に電気的に結合
する反転層を形成するため、キャパシタのフィールド・
シールド電極の対向電極となるトレンチ壁面から拡散形
成されるＮ型領域もしくはＮおよびＰ型領域の双方を省
略できる。
【００２０】更にこの実施の形態は、ワード線とフィー
ルド・シールド電極とを別工程とするが、ワード線とフ
ィールド・シールド電極とは平行にのびるポリシリコン
を主成分とする配線であり、同一工程で形成することも
可能である。
ルド・シールド電極とを別工程とするが、ワード線とフ
ィールド・シールド電極とは平行にのびるポリシリコン
を主成分とする配線であり、同一工程で形成することも
可能である。
【００２１】上に、この発明の実施の形態を説明した
が、この発明は必要に応じて各工程の材料、導電型の変
更が可能であり、従ってこの発明の技術的範囲は上記実
施の形態に限定されるものではなく、この発明について
の特許の特許権は特許請求の範囲に記す全ての半導体装
置に及ぶ。
が、この発明は必要に応じて各工程の材料、導電型の変
更が可能であり、従ってこの発明の技術的範囲は上記実
施の形態に限定されるものではなく、この発明について
の特許の特許権は特許請求の範囲に記す全ての半導体装
置に及ぶ。
【００２２】
【発明の効果】この発明の半導体装置は、トレンチ・キ
ャパシタ構造のゲート電極がメモリセル間の絶縁分離に
共通のフィールド・シールド電極であり、トレンチ構造
の微小なＨＳＧを有する一側面とフィールド・シールド
電極で容量を形成するため高密度集積ができる。また、
トレンチ加工後にトレンチ内壁面に燐を含有するポリシ
リコンのＨＳＧを形成し、このＨＳＧからトレンチ側面
にＮ型領域を拡散形成することにより、表面積の増大し
たトレンチ構造のＭＯＳキャパシタ特性が得られる。さ
らに、基板が高濃度Ｐ型単結晶基体とその上面のＰ型エ
ピタキシャル層とで形成され、トレンチの底部が高濃度
基体に到達する構造では、底部での蓄積電荷が生じない
ため極微小電流漏洩を避けることができる。
ャパシタ構造のゲート電極がメモリセル間の絶縁分離に
共通のフィールド・シールド電極であり、トレンチ構造
の微小なＨＳＧを有する一側面とフィールド・シールド
電極で容量を形成するため高密度集積ができる。また、
トレンチ加工後にトレンチ内壁面に燐を含有するポリシ
リコンのＨＳＧを形成し、このＨＳＧからトレンチ側面
にＮ型領域を拡散形成することにより、表面積の増大し
たトレンチ構造のＭＯＳキャパシタ特性が得られる。さ
らに、基板が高濃度Ｐ型単結晶基体とその上面のＰ型エ
ピタキシャル層とで形成され、トレンチの底部が高濃度
基体に到達する構造では、底部での蓄積電荷が生じない
ため極微小電流漏洩を避けることができる。
【００２３】更に、トレンチ・キャパシタのゲート電極
がフィールド・シールド電極と同一工程で形成されるた
め、集積回路の縦構造が簡素化されて層間干渉による特
性劣化もなく、製造工程が簡易化されるため経済性が高
い利点もある。
がフィールド・シールド電極と同一工程で形成されるた
め、集積回路の縦構造が簡素化されて層間干渉による特
性劣化もなく、製造工程が簡易化されるため経済性が高
い利点もある。
【図１】本発明の一実施の形態を説明する平面図及び回
路図である。
路図である。
【図２】本発明の一実施の形態における各加工工程を説
明する断面図である。
明する断面図である。
【図３】本発明の一実施の形態における各加工工程を説
明する断面図である。
明する断面図である。
ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４ ワード線 ＢＬ１，ＢＬ２ ビット線 ＦＳ１，ＦＳ２，ＦＳ３ フィールド・シールド電極 Ｃ11，Ｃ12，Ｃ21，Ｃ22 キャパシタ Ｑ11，Ｑ12，Ｑ21，Ｑ22，Ｑ31，Ｑ32，Ｑ41，Ｑ42 Ｍ
ＯＳトランジスタ Ｚ１，Ｚ２ トレンチ
ＯＳトランジスタ Ｚ１，Ｚ２ トレンチ
Claims (13)
- 【請求項１】 半導体基板の一主表面にＭＯＳトランジ
スタとＭＯＳキャパシタから成るメモリセルを行列配置
し、該メモリセル間を互いに絶縁分離し、前記メモリセ
ル間の互いに隣接するキャパシタは前記基板表面から形
成された絶縁分離用のトレンチの一側面と、該トレンチ
内に埋設された容量絶縁膜を介して前記一側面の半導体
表面に容量結合するフィールド・シールド電極を備えた
集積回路において、前記一側面が粗面を有することを特
徴とする集積回路。 - 【請求項２】 請求項１記載の集積回路において、前記
粗面は前記半導体基板に設けたトレンチ表面にする多結
晶シリコンの結晶粒により形成されていることを特徴と
する集積回路。 - 【請求項３】 請求項２記載の集積回路において、前記
多結晶シリコンは燐を含有し前記一側面の一導電型半導
体基板表面に前記トランジスタのドレインもしくはソー
スの逆導電型領域に電気的に接続する逆導電型領域を形
成していることを特徴とする集積回路。 - 【請求項４】 請求項１乃至３のうち１記載の集積回路
において、前記半導体基板は高濃度一導電型シリコン単
結晶基体の一表面に低濃度一導電型エピタキシャル層を
設け、前記トレンチが該エピタキシャル層の表面から前
記高濃度一導電型シリコン単結晶基体内に到る形状を有
することを特徴とする集積回路。 - 【請求項５】 請求項１乃至４のうち１記載の集積回路
において、前記行列配置されたメモリセルは行方向に伸
びるビット線と列方向に伸びるワード線でメモリセル・
アレイを構成し、前記トレンチは前記ワード線に平行し
て伸び、前記トレンチ間のメモリセルは前記ビット線に
平行に伸び内部絶縁物で充填された他のトレンチにより
絶縁分離されていることを特徴とする集積回路。 - 【請求項６】 請求項１乃至５のうち１記載の集積回路
において、前記フィールド・シールド電極の電位は外部
から供給される電源の電位であることを特徴とする集積
回路。 - 【請求項７】 請求項１乃至６のうち少なくとも１記載
の集積回路において、前記フィールド・シールド電極の
電位は外部から供給される電源の基準電位であることを
特徴とする集積回路。 - 【請求項８】 請求項１乃至５のうち少なくとも１記載
の集積回路において、前記フィールド・シールド電極の
電位は前記シリコン単結晶基体の電位であることを特徴
とする集積回路。 - 【請求項９】 請求項４乃至８のうち少なくとも１記載
の集積回路において、前記エピタキシャル層の一側面に
は一導電型領域と逆導電型領域との二重拡散領域が在
り、該逆導電型領域は前記トランジスタのドレインもし
くはソースに導電結合を有することを特徴とする集積回
路。 - 【請求項１０】 ＭＯＳトランジスタとＭＯＳキャパシ
タをメモリセルとして用い、該メモリセル間を絶縁分離
するとともに隣接する前記ＭＯＳキャパシタ間を一導電
型基板の主表面から掘り込んだトレンチの側面と該側面
に絶縁膜を介して対向するフィールド・シールド電極で
絶縁分離する集積回路の製法において、前記トレンチ形
成後に前記トレンチ側面に燐を含む粗面を有する多結晶
シリコンを被着することを特徴とする集積回路の製造方
法。 - 【請求項１１】 請求項１０記載の集積回路の製造方法
において、前記フィールド・シールド電極と前記ＭＯＳ
トランジスタのゲート電極となるワード線とは同一工程
で形成されることを特徴とする集積回路の製造方法。 - 【請求項１２】 請求項１１記載の集積回路の製造方法
において、前記フィールド・シールド電極とワード線と
は同一工程で形成された多結晶シリコンを含む配線材料
であることを特徴とする集積回路の製造方法。 - 【請求項１３】 請求項１０乃至１２のうち少なくとも
１記載の集積回路の製造方法において、前記半導体基板
は高濃度一導電型シリコン単結晶基体の一主表面に低濃
度一導電型のシリコンエピタキシャル層を形成したこと
を特徴とする集積回路の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9211180A JPH1140777A (ja) | 1997-07-23 | 1997-07-23 | 集積回路とその製造方法 |
| US08/978,429 US5998822A (en) | 1996-11-28 | 1997-11-25 | Semiconductor integrated circuit and a method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9211180A JPH1140777A (ja) | 1997-07-23 | 1997-07-23 | 集積回路とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1140777A true JPH1140777A (ja) | 1999-02-12 |
Family
ID=16601747
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9211180A Pending JPH1140777A (ja) | 1996-11-28 | 1997-07-23 | 集積回路とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1140777A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100319623B1 (ko) * | 1999-05-18 | 2002-01-05 | 김영환 | 디램 셀 어레이 및 그 제조방법 |
| WO2007002117A3 (en) * | 2005-06-24 | 2007-03-15 | Micron Technology Inc | Trench isolation transistor with grounded gate for a 4.5f2 dram cell and manufacturing method thereof |
-
1997
- 1997-07-23 JP JP9211180A patent/JPH1140777A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100319623B1 (ko) * | 1999-05-18 | 2002-01-05 | 김영환 | 디램 셀 어레이 및 그 제조방법 |
| WO2007002117A3 (en) * | 2005-06-24 | 2007-03-15 | Micron Technology Inc | Trench isolation transistor with grounded gate for a 4.5f2 dram cell and manufacturing method thereof |
| US7902598B2 (en) | 2005-06-24 | 2011-03-08 | Micron Technology, Inc. | Two-sided surround access transistor for a 4.5F2 DRAM cell |
| US8836023B2 (en) | 2005-06-24 | 2014-09-16 | Micron Technology, Inc. | Memory device with recessed construction between memory constructions |
| US8933508B2 (en) | 2005-06-24 | 2015-01-13 | Micron Technology, Inc. | Memory with isolation structure |
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| Date | Code | Title | Description |
|---|---|---|---|
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|
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|
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