JPH04107858A - ダイナミック型半導体記憶装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は一時記憶容量を有するダイナミック型半導体記
憶装置及びその製造方法に関する。

［従来の技術］ ダイナミック型半導体記憶装置（以下、ＤＲＡＭという
）は、−時的に情報を記憶するための情報記憶用コンデ
ンサ及び選択用電界効果型トランジスタ（以下、ＭＯＳ
トランジスタという）により構成されている。この場合
に、ＤＲＡＭが正常に動作するためには、前記情報記憶
用コンデンサの容量値が所定の値以上であることが必要
である。

しかしながら、近時、半導体装置の高集積化に伴って、
平面視における情報記憶用コンデンサ形成領域が減少す
る傾向があり、平面的な構造では所定の容量値を確保す
ることが困難になってきた。

このため、種々の立体的な構造の情報記憶用コンデンサ
を有するＤＲＡＭが提案されており、このうちのいくつ
かのものは既に実用化されている。

第４図はこのような従来のＤＲＡＭの１例を示す断面図
である。このＤＲＡＭ構造はトレンチキャパシタ型メモ
リセルといわれるものである。

シリコン基体２０の所定領域にはトレンチ（溝）２９が
設けられている。このトレンチ２９の底壁及び側壁には
容量絶縁膜２８が設けられており、トレンチ２９内には
プレート電極２７が埋め込まれている。なお、この容量
絶縁膜２６及びプレート電極２７は基体２０上にも若干
延出している。

また、このトレンチ２９の周囲には不純物が高濃度で導
入された拡散領域２５が形成されている。

基体２０の表面には、ソース領域２３及びドレイン領域
２４が相互に適長間隔だけ離隔して形成されている。こ
のソース領域２３は拡散領域２５に接続されている。ま
た、このソース領域２３及びドレイン領域２４間の基体
２０上にはゲート絶縁膜２１を介してゲート電極２２が
形成されている。

プレート電極２７及びゲート電極２２上を含む基体２０
上には絶縁膜２８が形成されており、この絶縁膜２８上
には所定の配線（図示せず）が形成されている。

このように構成されたＤＲＡＭにおいては、容量絶縁膜
２６、拡散領域２５及びプレート電極２７により情報記
憶用コンデンサが構成されており、平面視で小さな領域
に対向電極（プレート電極２７）の表面積が大きくてそ
の容量値が大きいコンデンサを得ることができる。また
、このＤＲＡＭには、配線を形成すべき絶縁膜２８の表
面が比較的平坦であり、微細な配線を形成することがで
きるという利点もある。

第５図は従来の他のＤＲＡＭを示す断面図である。この
ＤＲＡＭ構造はスタックトキャパシタ型メモリセルとい
われるものである。

シリコン基体３０の表面には選択用ＭＯ８）ランジスタ
のソース領域３３及びドレイン領域３４が相互に適長間
隔をおいて形成されている。このソース領域３３及びド
レイン領域３４間の基体３０上には、ゲート絶縁膜３１
を介してゲート電極３２が形成されている。

ソース領域３３上にはスタックト電極３５が形成されて
いる。このスタックト電極３５はゲート電極３２の上方
にまで延出している。また、このスタックト電極３５の
側面及び上面には容量絶縁膜８６が形成されている。そ
して、この容量絶縁８３Ｂの上方及び側方にはプレート
電極３７が形成されている。このプレート電極３７は絶
縁膜３８に被覆されており、この絶縁膜３８上には所定
の配線（図示せず）が形成されている。

このように構成されたＤＲＡＭセルにおいては、スタッ
クト電極３５、容量絶縁膜３６及びプレート電極３７に
より記憶情報記憶用コンデンサが構成されている。この
ＤＲＡＭにおいても、平面視で小さい領域に比較的大き
な容量値のコンデンサを形成することができる。

［発明が解決しようとする課題］ しかしながら、上述した従来のＤＲＡＭには以下に示す
問題点がある。即ち、第４図に示すトレンチキャパシタ
型メモリセルの場合は、メモリセルを縮小しても所定の
容量値のコンデンサを確保するためには、トレンチ２９
の深さを深くする必要がある。しかし、基体表面におけ
る開口面積が小さく、且つ深さが深いトレンチを形成す
ることは、現在の技術では不可能ではないものの極めて
煩雑である。

一方、第５図に示すスタックトキャパシタ型メモリセル
の場合は、所定の容量値を確保しつつメモリセルを縮小
するためには、スタックト電極３５の厚さを増大する必
要がある。しかし、スタックト電極３５の厚さを増大す
ると、絶縁Ｊ［３８の表面に大きな段差ができてしまう
ため、上層の構造（特に、断線等の欠陥がない微細な配
線）を形成することが極めて困難になる。

このように、従来のＤＲＡＭには、メモリセルを微細化
した場合に所定の容量値の情報記憶用コンデンサを形成
することが極めて困難になるか、又は情報記憶用コンデ
ンサを形成することにより絶縁膜の表面の平坦性が劣化
して微細な配線の形成が困難になってしまうという問題
点がある。

本発明はかかる問題点に鑑みてなされたものであって、
煩雑な工程がなくて容易に製造することができると共に
、配線を形成すべき絶縁膜の表面の平坦性が優れていて
この絶縁膜上に断線等の欠陥がない微細な配線等を形成
することができるダイナミック型半導体記憶装置及びそ
の製造方法を提供することを目的とする。

［課題を解決するための手段］ 本願の第１発明に係るダイナミック型半導体記憶装置は
、表裏に対向する第１及び第２の面を有する第１の半導
体基体と、この第１の半導体基体の前記第１の面側に配
設されたソース領域、ドレイン領域及びゲート電極によ
り構成された選択用電界効果型トランジスタと、前記第
１の半導体基体の前記第２の面側に形成され前記ソース
領域に電気的に接続されたスタックト電極、このスタッ
クト電極に被着された容量絶縁膜及びこの容量絶縁膜を
介して前記スタックト電極に対向して配置されたプレー
ト電極により構成された情報記憶用コンデンサと、この
コンデンサを挾んで前記第１の半導体基体に対向する第
２の半導体基体とを有することを特徴とする。

本願の第２発明に係るダイナミック型半導体記憶装置に
おいては、選択用電界効果型トランジスタが、第１の半
導体基体の第１の面側に配設されたドレイン領域、第２
の面側に配設されたソース領域及び前記ドレイン領域の
表面からこのソース領域に向けて形成されたゲート電極
により構成されており、他の構成は前述の第１発明と同
様である。

本願の第３発明に係るダイナミック型半導体記憶装置の
製造方法は、表裏に対向する第１及び第２の面を有する
第１の半導体基体の前記第２の面上に第１の絶縁膜を形
成する工程と、この第１の絶縁膜に選択的にコンタクト
孔を設ける工程と、このコンタクト孔を不純物が導入さ
れた多結晶シリコン膜で埋め込みこの多結晶シリコン膜
から前記第１の半導体基体に前記不純物を拡散させて不
純物拡散領域を形成すると共に前記第１の絶縁膜の表面
上にこの多結晶シリコン膜を選択的に延出サセテスタッ
クト電極を形成する工程と、このスタックト電極の表面
上に第２の絶縁膜を形成する工程と、この第２の絶縁膜
の表面上に多結晶シリコン膜からなるプレート電極を形
成する工程と、このプレート電極の表面上に第３の絶縁
膜を介して第２の半導体基体を接合する工程と、前記第
１の半導体基体の前記第１の面側にゲート絶縁膜を介し
てゲート電極を形成する工程と、このゲート電極をマス
クとし前記第１の半導体基体に不純物を選択的に導入し
てドレイン領域及び前記不純物拡散領域に到達するソー
ス領域を形成する工程とを有することを特徴とする。

本願の第４発明に係るダイナミック型半導体記憶装置の
製造方法は、上述の第３発明と同様にして、第１の半導
体基体の第２の面側に第１の絶縁膜、不純物拡散領域、
スタックト電極、第２の絶縁膜及びプレート電極を形成
する工程と、このプレート電極の表面上に第３の絶縁膜
を介して第２の半導体基体を接合する工程と、前記第１
の半導体基体の前記第１の面側に不純物を選択的に導入
してソース領域を形成する工程と、このソース領域の表
面から前記不純物拡散領域に向けて溝を形成する工程と
、この構内にゲート絶縁膜を介してゲート電極を埋め込
む工程とを有することを特徴とする。

［作用コ 本発明においては、第１の半導体基体を使用して選択用
電界効果トランジスタが形成されいる。

また、第１の半導体基体と第２の半導体基体との間にス
タックト電極、容量絶縁膜及びプレート電極により構成
された情報記憶用コンデンサが配置されている。従って
、本発明に係るダイナミック型半導体記憶装置において
は、情報記憶用コンデンサが第１の半導体基体と第２の
半導体基体との間に実質的に埋め込まれて配置された構
造になっており、第１の半導体基体の第１の面側に情報
記憶用コンデンサに起因する大きな段差が形成されるこ
とを回避できる。これにより、第１の半導体基体の前記
第１の面側に欠陥がない微細な配線を形成することがで
きる。

また、本発明方法においては、第１の半導体基体の第２
の面側にスタックト電極、第２の絶縁膜及びプレート電
極を形成して情報記憶用コンデンサを構成する。この場
合に、スタックト電極は不純物が導入された多結晶シリ
コン膜により形成し、この多結晶シリコン膜により前記
第１の半導体基体の前記第２の面に形成された第１の絶
縁膜のコンタクト孔を埋め込むため、この多結晶シリコ
ン膜から前記第１の半導体基体に前記不純物が拡散して
不純物拡散領域が形成できる。そして、例えば前記プレ
ート電極の表面を鏡面研磨して平坦化し、その表面が鏡
面研磨された第２の半導体基体をこのプレート電極に接
合する。これにより、情報記憶用コンデンサは実質的に
第１の半導体基体と第２の半導体基体との間に埋め込ま
れた構造になる。

一方、前記第１の半導体基体の第１の面側にソース領域
、ドレイン領域及びゲート電極を形成して選択用電界効
果型トランジスタを設けるが、又は前記第１の半導体基
体の前記第１の面側にドレイン領域を形成し、前記不純
物拡散領域をソース領域として縦型トランジスタからな
る選択用電界効果型トランジスタを設ける。

このように、本発明方法においては、例えば従来のトレ
ンチキャパシタ型メモリセルのように開口部が狭く深さ
が深いトレンチを形成するという極めて煩雑な工程が不
要であり、上述の構造のダイナミック型半導体記憶装置
を容易に製造することができる。

［実施例コ 次に、本発明の実施例について添付の図面を参照して説
明する。

第１図は本発明の第１の実施例に係るダイナミック型半
導体記憶装置を示す断面図である。

第２の単結晶シリコン基体９上にはシリコン酸化膜８が
形成されており、このシリコン酸化膜８上には多結晶シ
リコンからなるプレート電極７が形成されている。この
プレート電極７には凹部が選択的に設けられている。そ
して、このプレート電極７上並びに前記凹部の側面及び
底面にはシリコン窒化膜６が被着形成されている。そし
て、前記凹部内には多結晶シリコンからなるスタックト
電極４が埋め込まれている。スタックト電極４上には絶
縁膜２が形成されている。この絶縁膜２にはコンタクト
孔３が選択的に設けられており、スタックト電極４はこ
のコンタクト孔３内に延出している。

絶縁膜２上には第１の半導体基体１が設けられている。

この第１の半導体基体１にはソース領域１３及びドレイ
ン領域１４が夫々選択的に形成されている。このソース
領域１３はコンタクト孔３を介してスタックト電極４に
電気的に接続されている。また、ソース領域１３とドレ
イン領域１４との間の基体１上には、ゲート絶縁膜１１
を介してゲート電極１２が選択的に形成されている。更
に、このゲート電極１２上を含む基体１上には絶縁膜１
５が形成されており、この絶縁膜１５上には所定の配線
（図示せず）が形成されている。

本実施例においては、第１のシリコン基体１の下方にス
タックト電極４、容量絶縁膜であるシリコン窒化膜６及
びプレート電極７からなる情報記憶用コンデンサが形成
されている。そして、所定の配線は、この基体１の上方
の絶縁膜１５上に形成されている。このため、メモリセ
ルを縮小することによりコンデンサの大きさが相対的に
大きくなっでも、絶縁膜１５の表面に大きな段差が形成
されることを回避でき、絶縁膜１５の表面の平坦性が優
れている。従って、絶縁膜１５上に断線等の欠陥がない
微細な配線を形成することができる。

第２図（ａ）乃至（Ｃ）は上述のダイナミック型半導体
記憶装置の製造方法を工程順に示す断面図である。但し
、説明を容易にするために、第２図（ａ）及び（ｂ）は
第１図に対して上下方向を反転して示した。

先ず、第２図（ａ）に示すように、ｐ型の第１の単結晶
シリコン基体１上に絶縁膜２を形成し、この絶縁膜２に
コンタクト孔３を選択的に設ける。

その後、コンタクト孔３において露出した基体１の表面
からｎ型不純物であるリンを含有した多結晶シリコン膜
を成長させ、この多結晶シリコン膜を所定の形状にパタ
ーニングして、スタックト電極４を得る。このスタック
ト電極４の製造と同時に、前記多結晶シリコン膜からシ
リコン基体１にリンが拡散して、基体１の表面にｎ型拡
散領域５が選択的に形成される。次に、全面にシリコン
窒化膜６を成長させる。その後、このシリコン窒化膜６
上に、スタックト電極４間の離隔部が完全に埋め込まれ
る厚さで多結晶シリコン膜を堆積させることにより、プ
レート電極７を形成する。

次に、第２図（ｂ）に示すように、プレート電極７の表
面を鏡面研磨して平坦にする。その後、このプレート電
極７の表面を熱酸化させてシリコン酸化膜８を形成する
。次に、このシリコン酸化膜８上に、その表面を鏡面研
磨した第２のシリコン基体９を配置する。そして、高温
で熱処理を施すことにより、第２のシリコン基体９をシ
リコン酸化膜８上に接合する。

次に、第２図（Ｃ）に示すように、基体１の絶縁膜２に
接触していない方の面を研磨して基体１を所定の厚さに
すると共に、この面を鏡面研磨する。

次いで、第１図に示すように、通常のシリコンゲートＭ
Ｏ８）ランジスタの製造と同様にして選択用ＭＯ８）ラ
ンジスタを形成する。即ち、前工程において鏡面研磨し
た基体１の面上にゲート絶縁Ｍ１工を介してゲート電極
工２を所定のパターンで形成し、このゲート電極１２を
マスクとし基体１の表面にｎ型不純物を導入して、ソー
ス領域１３及びドレイン領域１４を自己整合的に形成す
る。この場合に、拡散領域５はソース領域１３に接続し
てソース領域１３の一部となる。これにより、ソース領
域１３とはスタックト電極４とは電気的に接続される。

その後、全面に層間絶縁膜１５を形成する。そして、こ
の層間絶縁膜１５上に電極引出し用の配線等を形成する
。この場合に、ドレイン領域１４をビット線に接続し、
ゲート電極１２をワード線に接続し、プレート電極７を
コンデンサの対向電極として層間絶縁膜１５上の配線に
接続する。これにより、ダイナミック型半導体記憶装置
が完成する。

本実施例においては、上述の如く、開口部が狭くて深さ
が深いトレンチを形成するような工程が不要であり、第
１図に示した構造の高集積化されたダイナミック型半導
体記憶装置を容易に製造することができる。

第３図は本発明の第２の実施例に係るダイナミック型半
導体記憶装置を示す断面図である。

本実施例が第１の実施例と異なる点は選択用ＭＯ８）ラ
ンジスタの構造が異なることにあり、その他の構成は基
本的には第１の実施例と同様であるので、第３図におい
て第１図と同一物には同一符号を付してその詳しい説明
は省略する。

単結晶シリコン基体１の下方には、第１の実施例と同様
に、スタックト電極４、シリコン窒化膜６及びプレート
電極７からなる情報記憶用コンデンサが形成されている
。また、単結晶シリコン基体１の下面にはソース領域１
３ａが選択的に形成されており、このソース領域１３ａ
は絶縁膜２に設けられたコンタクト孔３を介してスタッ
クト電極４に電気的に接続されている。更に、基体１の
上面にはドレイン領域１４が選択的に形成されている。

この基体１にはその上面からソース領域１３ａに到達す
るトレンチ１６が選択的に形成されている。そして、こ
のトレンチ１６内にはゲート絶縁膜１１ａを介してゲー
ト電極１２ａが埋め込まれている。このゲート電極１２
ａは基体１の上方に若干延出している。このゲート電極
１２ａ上を含む基体１上には絶縁膜１５ａが形成されて
おり、この絶縁膜１５ａ上には所定の配線（図示せず）
が形成されている。

本実施例においても、情報記憶用コンデンサの大きさに
拘らず絶縁膜１５ａの表面は略平坦である。従って、こ
の絶縁膜１５ａ上に欠陥がない微細な配線を形成するこ
とができる。

次に、本実施例に係るダイナミック型半導体記憶装置の
製造方法について説明する。なお、本実施例方法におい
ては、途中の工程までは第１の実施例において説明した
製造工程と同一であるため、第２図（Ｃ）に示す工程が
終了したところから説明を始める。

先ず、第２図（Ｃ）に示すように、第１及び第２の単結
晶シリコン基体１，９間に情報記憶用コンデンサを形成
すると共に基体１に拡散領域５を選択的に形成した後、
第３図に示すように、基体１の表面にｎ型不純物を導入
してドレイン領域１４ａを形成する。また、ｎ型拡散領
域５をソース領域１３ａとし、基体１の表面からこのソ
ース領域１３ａに到達するトレンチ１６を形成する。

次に、このトレンチ１ｅの底壁及び側壁にゲート絶縁膜
１１ａを形成する。そして、トレンチ１６内に多結晶シ
リコンを埋め込んでゲート電極１２ａを形成する。その
後、全面に層間絶縁膜１５ａを形成する。

次いで、この絶縁膜１５ａ上に所定の配線を形成する。

これにより、上述の構造のダイナミック型半導体記憶装
置が完成する。

このようにして製造されたダイナミック型半導体記憶装
置の選択用ＭＯ３）ランジスタはスタックト電極４と同
時に形成されたｎ型拡散領域５をソース領域１３ａとす
る縦型トランジスタである。

従って、本実施例においては、必然的に情報記憶用コン
デンサのスタックト電極４と選択用ＭＯＳトランジスタ
のソース領域１３ａとは電気的に接続される。本実施例
方法においても、所定の容量値の情報記憶用コンデンサ
を有する高集積化されたダイナミック型半導体記憶装置
を容易に製造することができる。

［発明の効果］ 以上説明したように本発明によれば、第１の半導体基体
を使用して選択用電界効果型トランジスタが形成されて
いると共に、前記第１の半導体基体と第２の半導体基体
との間に情報記憶用コンデンサが形成されいるから、所
定の容量値を確保するためにこのコンデンサのスタック
ト電極の厚さを厚くしても、前記第１の半導体基体の前
記コンデンサ側の面に対向する第１の面側に前記コンデ
ンサに起因する大きな段差が形成されることを防止でき
る。このため、第１の半導体基体の前記第１の面側に形
成される微細な配線の断線等の欠陥を抑制することがで
きる。

また、本発明方法によれば、例えば開口部が狭くて深さ
が深いトレンチを形成する等の煩雑な工程がないから、
上述の構造の高集積化されたダイナミック型半導体記憶
装置を容易に製造することができる。

【図面の簡単な説明】

第１図は本発明の第１の実施例に係るダイナミック型半
導体記憶装置を示す断面図、第２図（ａ）乃至（Ｃ）は
同じくその製造方法を工程順に示す断面図、第３図は本
発明の第２の実施例に係るダイナミック型半導体記憶装
置を示す断面図、第４図は従来のダイナミック型半導体
記憶装置の１例を示す断面図、第５図は従来の他のダイ
ナミック型半導体記憶装置を示す断面図である。 １．９．２０，３０；シリコン基体、２，１５゜１５ａ
＋　２６＋　２８＋　３６＋　３８；絶縁膜、３；コン
タクト孔、４，３５；スタックト’［極、５゜２５；ｎ
型拡散領域、６；シリコン窒化膜、７゜２７．３７；プ
レート電極、８；シリコン酸化膜、１１、ｌｌａ、２１
．３１；ゲート絶縁膜、１２゜１２ａ、２２．３２；ゲ
ート電極、１３．１３ａ。 ２３．３３；ソース領域、１４，１４ａ、２４゜３４；
ドレイン領域、１６；トレンチ

Claims (4)

【特許請求の範囲】
1. （１）表裏に対向する第１及び第２の面を有する第１の
   半導体基体と、この第１の半導体基体の前記第１の面側
   に配設されたソース領域、ドレイン領域及びゲート電極
   により構成された選択用電界効果型トランジスタと、前
   記第１の半導体基体の前記第２の面側に形成され前記ソ
   ース領域に電気的に接続されたスタックト電極、このス
   タックト電極に被着された容量絶縁膜及びこの容量絶縁
   膜を介して前記スタックト電極に対向して配置されたプ
   レート電極により構成された情報記憶用コンデンサと、
   このコンデンサを挟んで前記第１の半導体基体に対向す
   る第２の半導体基体とを有することを特徴とするダイナ
   ミック型半導体記憶装置。
2. （２）表裏に対向する第１及び第２の面を有する第１の
   半導体基体と、この第１の半導体基体の前記第１の面側
   に配設されたドレイン領域、前記第２の面側に配設され
   たソース領域及び前記ドレイン領域の表面からこのソー
   ス領域に向けて形成されたゲート電極により構成された
   選択用電界効果型トランジスタと、前記第１の半導体基
   体の前記第２の面側に形成され前記ソース領域に電気的
   に接続されたスタックト電極、このスタックト電極に被
   着された容量絶縁膜及びこの容量絶縁膜を介して前記ス
   タックト電極に対向して配置されたプレート電極により
   構成された情報記憶用コンデンサと、このコンデンサを
   挾んで前記第１の半導体基体に対向する第２の半導体基
   体とを有することを特徴とするダイナミック型半導体記
   憶装置。
3. （３）表裏に対向する第１及び第２の面を有する第１の
   半導体基体の前記第２の面上に第１の絶縁膜を形成する
   工程と、この第１の絶縁膜に選択的にコンタクト孔を設
   ける工程と、このコンタクト孔を不純物が導入された多
   結晶シリコン膜で埋め込みこの多結晶シリコン膜から前
   記第１の半導体基体に前記不純物を拡散させて不純物拡
   散領域を形成すると共に前記第１の絶縁膜の表面上にこ
   の多結晶シリコン膜を選択的に延出させてスタックト電
   極を形成する工程と、このスタックト電極の表面上に第
   ２の絶縁膜を形成する工程と、この第２の絶縁膜の表面
   上に多結晶シリコン膜からなるプレート電極を形成する
   工程と、このプレート電極の表面上に第３の絶縁膜を介
   して第２の半導体基体を接合する工程と、前記第１の半
   導体基体の前記第１の面側にゲート絶縁膜を介してゲー
   ト電極を形成する工程と、このゲート電極をマスクとし
   前記第１の半導体基体に不純物を選択的に導入してドレ
   イン領域及び前記不純物拡散領域に到達するソース領域
   を形成する工程とを有することを特徴とするダイナミッ
   ク型半導体記憶装置の製造方法。
4. （４）表裏に対向する第１及び第２の面を有する第１の
   半導体基体の前記第２の面上に第１の絶縁膜を形成する
   工程と、この第１の絶縁膜に選択的にコンタクト孔を設
   ける工程と、このコンタクト孔を不純物が導入された多
   結晶シリコン膜で埋め込みこの多結晶シリコン膜から前
   記第１の半導体基体に前記不純物を拡散させて不純物拡
   散領域を形成すると共に前記第１の絶縁膜の表面上にこ
   の多結晶シリコン膜を選択的に延出させてスタックト電
   極を形成する工程と、このスタックト電極の表面上に第
   ２の絶縁膜を形成する工程と、この第２の絶縁膜の表面
   上に多結晶シリコン膜からなるプレート電極を形成する
   工程と、このプレート電極の表面上に第３の絶縁膜を介
   して第２の半導体基体を接合する工程と、前記第１の半
   導体基体の前記第１の面側に不純物を選択的に導入して
   ソース領域を形成する工程と、このソース領域の表面か
   ら前記不純物拡散領域に向けて溝を形成する工程と、こ
   の溝内にゲート絶縁膜を介してゲート電極を埋め込む工
   程とを有することを特徴とするダイナミック型半導体記
   憶装置の製造方法。