JPH0536930A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0536930A JPH0536930A JP3186665A JP18666591A JPH0536930A JP H0536930 A JPH0536930 A JP H0536930A JP 3186665 A JP3186665 A JP 3186665A JP 18666591 A JP18666591 A JP 18666591A JP H0536930 A JPH0536930 A JP H0536930A
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- capacitor
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Abstract
(57)【要約】 （修正有）
【目的】 ＳＧＴと同程度の小型化が可能で現状のプロ
セス技術を用いて十分なセル蓄積容量を実現することの
できるメモリセル構造を提供する。 【構成】 シリコン基板表面に溝を形成し、この溝によ
って分離された柱状半導体層１の上部にこの相対向する
２側面をソース・ドレイン領域とするスイッチングトラ
ンジスタを形成し、これら２側面の内の一側面をストレ
ージノードコンタクト９としてコンタクトするとともに
この柱状半導体層１全体を囲むように他の側面の周りに
絶縁膜を介して形成されたストレージノード電極５と、
さらにこのストレージノード電極５を囲むようにキャパ
シタ絶縁膜７を介して形成されたプレート電極６とから
なるキャパシタを形成し、前記ストレージノードコンタ
クト９を構成する柱状半導体層の側面に対向する側面に
ビット線コンタクト１０を形成し、さらに柱状半導体層
の頂面にワード線２を形成する。
セス技術を用いて十分なセル蓄積容量を実現することの
できるメモリセル構造を提供する。 【構成】 シリコン基板表面に溝を形成し、この溝によ
って分離された柱状半導体層１の上部にこの相対向する
２側面をソース・ドレイン領域とするスイッチングトラ
ンジスタを形成し、これら２側面の内の一側面をストレ
ージノードコンタクト９としてコンタクトするとともに
この柱状半導体層１全体を囲むように他の側面の周りに
絶縁膜を介して形成されたストレージノード電極５と、
さらにこのストレージノード電極５を囲むようにキャパ
シタ絶縁膜７を介して形成されたプレート電極６とから
なるキャパシタを形成し、前記ストレージノードコンタ
クト９を構成する柱状半導体層の側面に対向する側面に
ビット線コンタクト１０を形成し、さらに柱状半導体層
の頂面にワード線２を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に係
り、特にダイナミック型ＲＡＭ（ＤＲＡＭ）に関する。
り、特にダイナミック型ＲＡＭ（ＤＲＡＭ）に関する。
【０００２】
【従来の技術】近年、半導体記憶装置は高集積化、大容
量化の一途を辿っており、特に１個のＭＯＳＦＥＴと１
個のＭＯＳキャパシタから構成されるＭＯＳダイナミッ
クＲＡＭ（ＤＲＡＭ）においては、そのメモリセルの微
細化への研究が進んでいる。
量化の一途を辿っており、特に１個のＭＯＳＦＥＴと１
個のＭＯＳキャパシタから構成されるＭＯＳダイナミッ
クＲＡＭ（ＤＲＡＭ）においては、そのメモリセルの微
細化への研究が進んでいる。
【０００３】このようなメモリセルの微細化に伴い、情
報（電荷）を蓄積するキャパシタの面積は減少し、この
結果メモリ内容が誤って読み出されたり、あるいはα線
等によりメモリ内容が破壊されるソフトエラ−などが問
題になっている。
報（電荷）を蓄積するキャパシタの面積は減少し、この
結果メモリ内容が誤って読み出されたり、あるいはα線
等によりメモリ内容が破壊されるソフトエラ−などが問
題になっている。
【０００４】このような問題を解決し、高集積化、大容
量化をはかるための方法として、占有面積を増大するこ
となく、実質的にキャパシタの占有面積を拡大し、キャ
パシタ容量を増やし、蓄積電荷量を増大させるためにい
ろいろな方法が提案されている。
量化をはかるための方法として、占有面積を増大するこ
となく、実質的にキャパシタの占有面積を拡大し、キャ
パシタ容量を増やし、蓄積電荷量を増大させるためにい
ろいろな方法が提案されている。
【０００５】その１つに、図７に示すように、半導体基
板に溝を形成することによって形成される柱状半導体層
１００の外周にゲート絶縁膜を介してゲート電極を形成
し、柱状半導体層の上面と溝底部にそれぞれソース・ド
レイン拡散層１０１ｓ，１０１ｄを形成したＭＯＳトラ
ンジスタ（Ｓｕｒｒｏｕｎｄｉｎｇｕ Ｇａｔｅ Ｔｒ
ａｎｓｉｓｔｏｒ以下ＳＧＴと指称す）をスイッチング
トランジスタとして用い、この柱状半導体層と溝に埋め
込まれたプレート電極１０２間に形成されるキャパシタ
を形成した縦型のＳＧＴセルが提案されている。ここで
ビット線は柱状半導体層の上面にダイレクトコンタクト
を形成することによって形成される。
板に溝を形成することによって形成される柱状半導体層
１００の外周にゲート絶縁膜を介してゲート電極を形成
し、柱状半導体層の上面と溝底部にそれぞれソース・ド
レイン拡散層１０１ｓ，１０１ｄを形成したＭＯＳトラ
ンジスタ（Ｓｕｒｒｏｕｎｄｉｎｇｕ Ｇａｔｅ Ｔｒ
ａｎｓｉｓｔｏｒ以下ＳＧＴと指称す）をスイッチング
トランジスタとして用い、この柱状半導体層と溝に埋め
込まれたプレート電極１０２間に形成されるキャパシタ
を形成した縦型のＳＧＴセルが提案されている。ここで
ビット線は柱状半導体層の上面にダイレクトコンタクト
を形成することによって形成される。
【０００６】このＳＧＴセルはオープンビットライン方
式でレイアウトすることにより、フォールデッドビット
ライン方式を用いた従来の平面構造のＭＯＳトランジス
タに比べセルサイズを大幅に小形化することができる。
式でレイアウトすることにより、フォールデッドビット
ライン方式を用いた従来の平面構造のＭＯＳトランジス
タに比べセルサイズを大幅に小形化することができる。
【０００７】理想的に考えると、フォールデッドビット
ライン方式を用い、従来の平面構造のＭＯＳＦＥＴでは
セルサイズは８Ｆ2 （Ｆは平面でのデザインルール）に
なるのに対してＳＧＴセルでは４Ｆ2 と約半分に低減す
ることができる。
ライン方式を用い、従来の平面構造のＭＯＳＦＥＴでは
セルサイズは８Ｆ2 （Ｆは平面でのデザインルール）に
なるのに対してＳＧＴセルでは４Ｆ2 と約半分に低減す
ることができる。
【０００８】しかしながらＳＧＴセルでは、前記シリコ
ン柱の４側面しかキャパシタとして使用することができ
ない。このためキャパシタ部分の有効面積はわずか４Ｆ
ｄ（ｄは溝の深さ）しかなく、十分に大きなセル蓄積容
量を実現しようとすると溝を相当深く掘らなければなら
ない。しかし、溝を掘る場合アスペクト比ｄ／Ｆを１０
以上にするのはプロセス技術的に困難であり、十分なセ
ル容量を得ることができないという問題があった。
ン柱の４側面しかキャパシタとして使用することができ
ない。このためキャパシタ部分の有効面積はわずか４Ｆ
ｄ（ｄは溝の深さ）しかなく、十分に大きなセル蓄積容
量を実現しようとすると溝を相当深く掘らなければなら
ない。しかし、溝を掘る場合アスペクト比ｄ／Ｆを１０
以上にするのはプロセス技術的に困難であり、十分なセ
ル容量を得ることができないという問題があった。
【０００９】またビット線とＭＯＳトランジスタの接続
部であるビット線コンタクトを平面部に形成しているた
め、セルサイズは６Ｆ2 （ビット線の走る方向３Ｆ×ワ
ード線の走る方向）以下に小形化できないという問題が
あった。
部であるビット線コンタクトを平面部に形成しているた
め、セルサイズは６Ｆ2 （ビット線の走る方向３Ｆ×ワ
ード線の走る方向）以下に小形化できないという問題が
あった。
【００１０】
【発明が解決しようとする課題】このように、オープン
ビットライン方式でレイアウトした従来のＳＧＴセルは
理想的にはセルサイズを４Ｆ2 に小形化できる反面、現
状のプロセス技術では十分なセル容量を得ることができ
ないという問題があった。
ビットライン方式でレイアウトした従来のＳＧＴセルは
理想的にはセルサイズを４Ｆ2 に小形化できる反面、現
状のプロセス技術では十分なセル容量を得ることができ
ないという問題があった。
【００１１】本発明は、前記実情に鑑みてなされたもの
で、ＳＧＴと同程度の小型化が可能で現状のプロセス技
術を用いて十分なセル蓄積容量を実現することのできる
メモリセル構造を提供することを目的とする。
で、ＳＧＴと同程度の小型化が可能で現状のプロセス技
術を用いて十分なセル蓄積容量を実現することのできる
メモリセル構造を提供することを目的とする。
【００１２】
【課題を解決するための手段】そこで、本発明の第１で
は、半導体基板表面に溝を形成し、この溝によって分離
された柱状半導体層の上部にこの相対向する２側面をソ
ース・ドレイン領域とするスイッチングトランジスタを
形成し、これら２側面の内の一側面をストレージノード
コンタクトとしてこれにコンタクトするとともにこの柱
状半導体層全体を囲むように他の側面の周りに絶縁膜を
介して形成されたストレージノード電極と、さらにこの
ストレージノード電極を囲むようにキャパシタ絶縁膜を
介して形成されたプレート電極とからなるキャパシタを
形成し、前記ストレージノードコンタクトを構成する柱
状半導体層の側面に対向する側面にビット線コンタクト
を形成し、さらに柱状半導体層の頂面にワード線を形成
したことを特徴とする。
は、半導体基板表面に溝を形成し、この溝によって分離
された柱状半導体層の上部にこの相対向する２側面をソ
ース・ドレイン領域とするスイッチングトランジスタを
形成し、これら２側面の内の一側面をストレージノード
コンタクトとしてこれにコンタクトするとともにこの柱
状半導体層全体を囲むように他の側面の周りに絶縁膜を
介して形成されたストレージノード電極と、さらにこの
ストレージノード電極を囲むようにキャパシタ絶縁膜を
介して形成されたプレート電極とからなるキャパシタを
形成し、前記ストレージノードコンタクトを構成する柱
状半導体層の側面に対向する側面にビット線コンタクト
を形成し、さらに柱状半導体層の頂面にワード線を形成
したことを特徴とする。
【００１３】また、本発明の第２では、シリコン基板表
面に溝を形成し、この溝によって分離された縦横比１：
１の柱状半導体層を、ビット線の走る方向に沿って絶縁
膜を形成することによってさらに分離し、この分離によ
ってできる柱状半導体層の少なくとも表面を下方から第
１導電型を有する第１の高濃度層、上方から第１の導電
型を有する第２の高濃度層を形成することにより第２の
導電型を有する柱状半導体層を３つに分割し、第１およ
び第２の高濃度層の間に位置する柱状半導体層の３側面
に、ゲート絶縁膜を介してゲート電極を形成し、この領
域をチャネルとし第１および第２の高濃度層をソースド
レインとするＭＯＳＦＥＴを形成し、下方側に位置する
第１の高濃度層の３側面にキャパシタを形成すると共
に、上方側に位置する第２の高濃度層の３側面および柱
状半導体層の頂面にコンタクトするようにビット線を形
成している。
面に溝を形成し、この溝によって分離された縦横比１：
１の柱状半導体層を、ビット線の走る方向に沿って絶縁
膜を形成することによってさらに分離し、この分離によ
ってできる柱状半導体層の少なくとも表面を下方から第
１導電型を有する第１の高濃度層、上方から第１の導電
型を有する第２の高濃度層を形成することにより第２の
導電型を有する柱状半導体層を３つに分割し、第１およ
び第２の高濃度層の間に位置する柱状半導体層の３側面
に、ゲート絶縁膜を介してゲート電極を形成し、この領
域をチャネルとし第１および第２の高濃度層をソースド
レインとするＭＯＳＦＥＴを形成し、下方側に位置する
第１の高濃度層の３側面にキャパシタを形成すると共
に、上方側に位置する第２の高濃度層の３側面および柱
状半導体層の頂面にコンタクトするようにビット線を形
成している。
【００１４】
【作用】上記第１の構造によれば、トレンチの上方部を
ＭＯＳＦＥＴとして用いているが、この回りは絶縁膜を
介してストレージノード電極が形成されており、柱状半
導体層の周り全体にわたってキャパシタを形成している
ため、セル面積を４Ｆ2 に維持したまま、キャパシタを
柱状半導体層の外側の４側面に形成することができる。
ＭＯＳＦＥＴとして用いているが、この回りは絶縁膜を
介してストレージノード電極が形成されており、柱状半
導体層の周り全体にわたってキャパシタを形成している
ため、セル面積を４Ｆ2 に維持したまま、キャパシタを
柱状半導体層の外側の４側面に形成することができる。
【００１５】プレート電極が理想的にはゼロ近傍まで薄
くできるとすると、キャパシタ部分の有効面積はＳＧＴ
の倍の８Ｆｄに増大することができる。
くできるとすると、キャパシタ部分の有効面積はＳＧＴ
の倍の８Ｆｄに増大することができる。
【００１６】したがって、溝を深くすることなく十分な
キャパシタ容量を得ることができることになり、現状の
プロセス技術で十分なせる蓄積容量を実現することが可
能となる。
キャパシタ容量を得ることができることになり、現状の
プロセス技術で十分なせる蓄積容量を実現することが可
能となる。
【００１７】上記第２の構造によれば、縦横比１：１の
柱状半導体層にＳＧＴセルの２倍の２個のメモリセルを
形成することができ、しかもビット線コンタクトはＳＧ
Ｔセルと異なり主として柱状半導体層の側面部に形成さ
れているため、メモリセル面積を律速することがない。
このため、セルサイズをＳＧＴセルの約半分の２Ｆ2 ま
で小形化することができる。
柱状半導体層にＳＧＴセルの２倍の２個のメモリセルを
形成することができ、しかもビット線コンタクトはＳＧ
Ｔセルと異なり主として柱状半導体層の側面部に形成さ
れているため、メモリセル面積を律速することがない。
このため、セルサイズをＳＧＴセルの約半分の２Ｆ2 ま
で小形化することができる。
【００１８】望ましくは、基板表面に絶縁膜を形成しこ
の上層にセルを形成するいわゆるＳＯＩ構造を用いるこ
とによって、基板と完全に分離するようにする。
の上層にセルを形成するいわゆるＳＯＩ構造を用いるこ
とによって、基板と完全に分離するようにする。
【００１９】
【実施例】以下、本発明の実施例について図面を参照し
つつ詳細に説明する。
つつ詳細に説明する。
【００２０】実施例１
本発明の半導体記憶装置の第１の実施例として、図１
(a) 、図１(b) および図１(c) にＳＧＴ構造のＤＲＡＭ
を示す平面図、そのＡ−Ａ断面図およびＢ−Ｂ断面図を
示す。
(a) 、図１(b) および図１(c) にＳＧＴ構造のＤＲＡＭ
を示す平面図、そのＡ−Ａ断面図およびＢ−Ｂ断面図を
示す。
【００２１】このＤＲＡＭは、ｐ型のシリコン基板表面
を縦横に走る溝を配設し、この溝により分離される複数
の柱状半導体層をマトリックス状に配列し、各柱状半導
体層１の上部にこの相対向する２側面をｎ型拡散層から
なるソース・ドレイン領域１ｓ，１ｄとするスイッチン
グトランジスタとしてのＭＯＳＦＥＴ、さらにこれら２
側面の内の一側面をストレージノードコンタクト９とし
てコンタクトするとともにこの柱状半導体層１全体を囲
むように他の側面の周りに酸化シリコン膜４を介して形
成されたストレージノード電極５と、さらにこのストレ
ージノード電極を囲むようにキャパシタ絶縁膜７を介し
て形成されたプレート電極６とからなるキャパシタを形
成し、前記ストレージノードコンタクト９を構成する柱
状半導体層１の側面に対向する側面にビット線コンタク
ト１０を形成し、さらに柱状半導体層の頂面にワード線
２を形成したことを特徴とする。
を縦横に走る溝を配設し、この溝により分離される複数
の柱状半導体層をマトリックス状に配列し、各柱状半導
体層１の上部にこの相対向する２側面をｎ型拡散層から
なるソース・ドレイン領域１ｓ，１ｄとするスイッチン
グトランジスタとしてのＭＯＳＦＥＴ、さらにこれら２
側面の内の一側面をストレージノードコンタクト９とし
てコンタクトするとともにこの柱状半導体層１全体を囲
むように他の側面の周りに酸化シリコン膜４を介して形
成されたストレージノード電極５と、さらにこのストレ
ージノード電極を囲むようにキャパシタ絶縁膜７を介し
て形成されたプレート電極６とからなるキャパシタを形
成し、前記ストレージノードコンタクト９を構成する柱
状半導体層１の側面に対向する側面にビット線コンタク
ト１０を形成し、さらに柱状半導体層の頂面にワード線
２を形成したことを特徴とする。
【００２２】この柱状半導体層の側面に形成されたビッ
ト線コンタクト１０を隣接する２セルにわたって接続す
るコンタクトパッド８に接続するように最上層にビット
線３が形成される。
ト線コンタクト１０を隣接する２セルにわたって接続す
るコンタクトパッド８に接続するように最上層にビット
線３が形成される。
【００２３】ここでストレージノード電極５およびプレ
ート電極６は多結晶シリコン膜からなり、キャパシタ絶
縁膜７は酸化シリコン膜と窒化シリコン膜との２層膜で
構成されている。
ート電極６は多結晶シリコン膜からなり、キャパシタ絶
縁膜７は酸化シリコン膜と窒化シリコン膜との２層膜で
構成されている。
【００２４】また、ＭＯＳＦＥＴを構成するゲート電極
であるワード線およびビット線３とＭＯＳＦＥＴのソー
ス・ドレイン領域である１ｄとの接続を行うためのコン
タクトパッド８も多結晶シリコンで構成されている。
であるワード線およびビット線３とＭＯＳＦＥＴのソー
ス・ドレイン領域である１ｄとの接続を行うためのコン
タクトパッド８も多結晶シリコンで構成されている。
【００２５】さらに、プレート電極６は、図１(a) に示
すように分離溝に沿って連続的に配設されて、共通電極
となる。
すように分離溝に沿って連続的に配設されて、共通電極
となる。
【００２６】また、素子分離溝の上部には、各柱状半導
体層１の頂面上にゲート絶縁膜４ｇを介して多結晶シリ
コン膜からなるゲート電極２が形成されると共に、各柱
状半導体層１の相対向する２側面にソ−スまたはドレイ
ンとなるｎ型層１ｓ，１ｄが形成されており、ＭＯＳト
ランジスタを構成している。
体層１の頂面上にゲート絶縁膜４ｇを介して多結晶シリ
コン膜からなるゲート電極２が形成されると共に、各柱
状半導体層１の相対向する２側面にソ−スまたはドレイ
ンとなるｎ型層１ｓ，１ｄが形成されており、ＭＯＳト
ランジスタを構成している。
【００２７】そして、各柱状半導体層１の周り全体に絶
縁膜４を介して、ストレージノード電極５が形成され、
この側面全体をキャパシタとして用いている。
縁膜４を介して、ストレージノード電極５が形成され、
この側面全体をキャパシタとして用いている。
【００２８】さらにゲート電極であるワード線２は、ビ
ット線３に垂直な方向に走行している。
ット線３に垂直な方向に走行している。
【００２９】そして、ワード線の上層はＣＶＤ法によっ
て形成された酸化シリコン膜からなる絶縁膜１１により
平坦化され、コンタクトパッド８を介してＭＯＳトラン
ジスタのソ−スまたはドレイン１ｄに接続するように、
多結晶シリコン膜等によるビット線３が配設されてい
る。
て形成された酸化シリコン膜からなる絶縁膜１１により
平坦化され、コンタクトパッド８を介してＭＯＳトラン
ジスタのソ−スまたはドレイン１ｄに接続するように、
多結晶シリコン膜等によるビット線３が配設されてい
る。
【００３０】この構造によれば、ビット線コンタクトを
キャパシタの上部に形成するようにし、しかもビット線
はビット線の走行方向に隣接した２セルで共有するよう
にしているため、図７に示した従来のＳＧＴセル構造で
問題となっていたビット線とスイッチング用トランジス
タの接続部分はメモリセル面積の増加に何等寄与するこ
とがなく、ビット線方向のセルの長さはゲート長Ｆ＋溝
の幅Ｆ＝２Ｆまで小形化することができる。
キャパシタの上部に形成するようにし、しかもビット線
はビット線の走行方向に隣接した２セルで共有するよう
にしているため、図７に示した従来のＳＧＴセル構造で
問題となっていたビット線とスイッチング用トランジス
タの接続部分はメモリセル面積の増加に何等寄与するこ
とがなく、ビット線方向のセルの長さはゲート長Ｆ＋溝
の幅Ｆ＝２Ｆまで小形化することができる。
【００３１】また、この構造によればキャパシタとして
用いることのできる１側面の長さを理想的にはＳＧＴセ
ル構造の２倍の２Ｆにすることができるため、同じ蓄積
容量を得るためには溝の深さは約半分でよいことにな
り、現状プロセスで十分に作成可能である。
用いることのできる１側面の長さを理想的にはＳＧＴセ
ル構造の２倍の２Ｆにすることができるため、同じ蓄積
容量を得るためには溝の深さは約半分でよいことにな
り、現状プロセスで十分に作成可能である。
【００３２】次に、このＤＲＡＭの製造工程について説
明する。
明する。
【００３３】先ず、比抵抗５Ωcm程度のｐ型シリコン基
板１表面に、窒化シリコン膜と酸化シリコン膜との２層
膜からなるトレンチマスクを介して異方性エッチングに
より縦横に溝を形成することによって、柱状半導体層１
を形成し、さらに熱酸化法によりこの周りに膜厚８０nm
の酸化シリコン膜４を形成し、さらにフォトリソ法によ
りこの酸化シリコン膜４にストレージノードコンタクト
９を形成する。
板１表面に、窒化シリコン膜と酸化シリコン膜との２層
膜からなるトレンチマスクを介して異方性エッチングに
より縦横に溝を形成することによって、柱状半導体層１
を形成し、さらに熱酸化法によりこの周りに膜厚８０nm
の酸化シリコン膜４を形成し、さらにフォトリソ法によ
りこの酸化シリコン膜４にストレージノードコンタクト
９を形成する。
【００３４】この後トレンチマスクを除去し、ＣＶＤ法
により、膜厚５０ｎｍ程度の多結晶シリコンを堆積し、
ヒ素またはリンのイオン注入またはリン拡散等により、
ドーピングを行い、ストレージノード電極５を形成す
る。このときトレンチ側壁の基板と接する領域ではｎ型
拡散層が形成される。
により、膜厚５０ｎｍ程度の多結晶シリコンを堆積し、
ヒ素またはリンのイオン注入またはリン拡散等により、
ドーピングを行い、ストレージノード電極５を形成す
る。このときトレンチ側壁の基板と接する領域ではｎ型
拡散層が形成される。
【００３５】そして、窒化シリコン膜／酸化シリコン膜
の２層膜からなるキャパシタ絶縁膜７と、多結晶シリコ
ン膜を埋め込み、プレート電極６をパタ−ニングする。
の２層膜からなるキャパシタ絶縁膜７と、多結晶シリコ
ン膜を埋め込み、プレート電極６をパタ−ニングする。
【００３６】こうして、溝を利用したＭＯＳキャパシタ
が形成され、続いて、通常の方法でＭＯＳトランジスタ
を形成する。
が形成され、続いて、通常の方法でＭＯＳトランジスタ
を形成する。
【００３７】まず、１５nm程度の熱酸化膜からなるゲー
ト絶縁膜４ｇを形成し、さらに、ゲート電極２となる多
結晶シリコン膜を堆積したのち、ワ−ド線方向に沿う溝
の領域にフォトレジスト・パターンを形成する。そし
て、このフォトレジスト・パターンをマスクとして、反
応性イオンエッチングにより、パターン形成してワード
線となるゲート電極２を形成する。
ト絶縁膜４ｇを形成し、さらに、ゲート電極２となる多
結晶シリコン膜を堆積したのち、ワ−ド線方向に沿う溝
の領域にフォトレジスト・パターンを形成する。そし
て、このフォトレジスト・パターンをマスクとして、反
応性イオンエッチングにより、パターン形成してワード
線となるゲート電極２を形成する。
【００３８】この後、基板表面を通常のフォトリソ法と
反応性イオンエッチング法を用いて露出させ、ヒ素のイ
オン注入を行いＭＯＳトランジスタのソ−スまたはドレ
インとなるｎ型層１ｓ，１ｄを形成する。
反応性イオンエッチング法を用いて露出させ、ヒ素のイ
オン注入を行いＭＯＳトランジスタのソ−スまたはドレ
インとなるｎ型層１ｓ，１ｄを形成する。
【００３９】そして、全面をＣＶＤ法により形成した酸
化シリコン膜からなる層間絶縁膜１１で被覆する。
化シリコン膜からなる層間絶縁膜１１で被覆する。
【００４０】そしてさらにフォトリソ法によりビット線
コンタクト１０を形成し、コンタクトパッド８を形成す
る。そして最後にビット線３を形成し、必要に応じて保
護膜を形成し図１(a) 乃至(c) に示したＤＲＡＭが完成
する。
コンタクト１０を形成し、コンタクトパッド８を形成す
る。そして最後にビット線３を形成し、必要に応じて保
護膜を形成し図１(a) 乃至(c) に示したＤＲＡＭが完成
する。
【００４１】実施例２
なお、前記実施例１では、キャパシタを溝の深さ全体に
わたって形成したため、コンタクトパッド８が隣接セル
にわたって山型をなすように形成されており、ビット線
コンタクトの形成がやや困難であったが、実施例２とし
て、図２に示すように溝の上部を残してキャパシタを形
成するようにすれば、ビット線コンタクトの形成も容易
であるうえ、キャパシタ上にできた凹部にコンタクトパ
ッド８を埋め込むように形成することができる。
わたって形成したため、コンタクトパッド８が隣接セル
にわたって山型をなすように形成されており、ビット線
コンタクトの形成がやや困難であったが、実施例２とし
て、図２に示すように溝の上部を残してキャパシタを形
成するようにすれば、ビット線コンタクトの形成も容易
であるうえ、キャパシタ上にできた凹部にコンタクトパ
ッド８を埋め込むように形成することができる。
【００４２】実施例３
また、実施例１ではコンタクトパッド８を介してビット
線を形成したが、実施例３として図３に示すように、直
接ＭＯＳＦＥＴのソースドレイン領域を構成するｎ型層
１ｄに接続するようにしてもよい。
線を形成したが、実施例３として図３に示すように、直
接ＭＯＳＦＥＴのソースドレイン領域を構成するｎ型層
１ｄに接続するようにしてもよい。
【００４３】実施例４
次に本発明の半導体記憶装置の第４の実施例として、図
４(a) 、図４(b) および図４(c) にＳＧＴ構造のＤＲＡ
Ｍを示す平面図、そのＡ−Ａ断面図およびＢ−Ｂ断面図
を示す。
４(a) 、図４(b) および図４(c) にＳＧＴ構造のＤＲＡ
Ｍを示す平面図、そのＡ−Ａ断面図およびＢ−Ｂ断面図
を示す。
【００４４】このＤＲＡＭは、シリコン基板表面に溝を
形成し、この溝によって分離された縦横比１：１のｐ型
の柱状半導体層１を、ビット線の走る方向に沿って酸化
シリコン膜１４を形成することによってさらに分離し、
この分離によってできる柱状半導体層の下部および上部
にｎ型層１９，ｎ+ 層２０を形成して、この柱状半導体
層１の３側面を覆うようにゲート絶縁膜４ｇを介してゲ
ート電極２を形成し、この柱状半導体層１の真ん中のｐ
型領域１ｐをチャネルとしｎ型層１９，ｎ+ 層２０をソ
ースドレインとするＭＯＳＦＥＴを形成し、下方側に位
置するｎ型層１９の３側面にこのｎ型層１９をストレー
ジノードとするキャパシタを形成すると共に、上方側に
位置するｎ+ 層２０の３側面および柱状半導体層の頂面
にコンタクトするようにビット線３を形成したことを特
徴とするものである。
形成し、この溝によって分離された縦横比１：１のｐ型
の柱状半導体層１を、ビット線の走る方向に沿って酸化
シリコン膜１４を形成することによってさらに分離し、
この分離によってできる柱状半導体層の下部および上部
にｎ型層１９，ｎ+ 層２０を形成して、この柱状半導体
層１の３側面を覆うようにゲート絶縁膜４ｇを介してゲ
ート電極２を形成し、この柱状半導体層１の真ん中のｐ
型領域１ｐをチャネルとしｎ型層１９，ｎ+ 層２０をソ
ースドレインとするＭＯＳＦＥＴを形成し、下方側に位
置するｎ型層１９の３側面にこのｎ型層１９をストレー
ジノードとするキャパシタを形成すると共に、上方側に
位置するｎ+ 層２０の３側面および柱状半導体層の頂面
にコンタクトするようにビット線３を形成したことを特
徴とするものである。
【００４５】キャパシタはｎ型層１９をストレージノー
ドとし、この３側面に形成された酸化シリコン膜と窒化
シリコン膜との２層膜からなるキャパシタ絶縁膜７と、
多結晶シリコン膜からなるプレート電極６とで構成さ
れ、このプレート電極６は、図４(a) に示すように分離
溝に沿って連続的に配設されて、共通電極となる。
ドとし、この３側面に形成された酸化シリコン膜と窒化
シリコン膜との２層膜からなるキャパシタ絶縁膜７と、
多結晶シリコン膜からなるプレート電極６とで構成さ
れ、このプレート電極６は、図４(a) に示すように分離
溝に沿って連続的に配設されて、共通電極となる。
【００４６】さらにゲート電極であるワード線２は、ビ
ット線３に垂直な方向に走行している。
ット線３に垂直な方向に走行している。
【００４７】この構造によれば、セルサイズをＳＧＴセ
ルの半分の２Ｆ2まで小形化することが可能となる。
ルの半分の２Ｆ2まで小形化することが可能となる。
【００４８】また、このＭＯＳＦＥＴの基板は厚さＦ／
２弱しかないことになるため、ストレージノードとなる
ｎ- 層を形成すると、ｐ型基板（またはｐ型エピタキシ
ャル層）Ｓからは分離されフローティング基板型のトラ
ンジスタとなる。
２弱しかないことになるため、ストレージノードとなる
ｎ- 層を形成すると、ｐ型基板（またはｐ型エピタキシ
ャル層）Ｓからは分離されフローティング基板型のトラ
ンジスタとなる。
【００４９】さらに、ビット線コンタクトの面積として
は、柱状半導体層の頂面のみならず３側面をも加えるこ
とができる大きくすることができる上、柱状半導体層の
高さで調節することができるため、メモリセルサイズに
関係なく、ビット線コンタクトの面積をＳＧＴセルのＦ
2 よりも大きくすることができる。このビット線コンタ
クトのコンタクト抵抗はそのコンタクト面積に比例し、
抵抗値が直接メモリセル読みだし時間に効くことを考慮
すると、本発明のセル構造によればさらに高速化をはか
ることができる。
は、柱状半導体層の頂面のみならず３側面をも加えるこ
とができる大きくすることができる上、柱状半導体層の
高さで調節することができるため、メモリセルサイズに
関係なく、ビット線コンタクトの面積をＳＧＴセルのＦ
2 よりも大きくすることができる。このビット線コンタ
クトのコンタクト抵抗はそのコンタクト面積に比例し、
抵抗値が直接メモリセル読みだし時間に効くことを考慮
すると、本発明のセル構造によればさらに高速化をはか
ることができる。
【００５０】なお、この例ではビット線の走る方向のセ
ルサイズがＳＧＴセルの半分となるため、ワード線のピ
ッチはＳＧＴセルの２倍も厳しくなる。
ルサイズがＳＧＴセルの半分となるため、ワード線のピ
ッチはＳＧＴセルの２倍も厳しくなる。
【００５１】そこでワード線を選択するためのロウデコ
ーダはワード線１本おきにセルアレイに対向して配置
し、しかもロウデコーダを構成するトランジスタは通常
のトランジスタではなくＳＧＴ構造のトランジスタと
し、ワード線ピッチの増大に対処するようにするとよ
い。
ーダはワード線１本おきにセルアレイに対向して配置
し、しかもロウデコーダを構成するトランジスタは通常
のトランジスタではなくＳＧＴ構造のトランジスタと
し、ワード線ピッチの増大に対処するようにするとよ
い。
【００５２】実施例５
前記実施例４では柱状半導体層の厚さ全体にわたってス
トレージノードとなるｎ- 型層を形成するようにした
が、実施例５として図５に示すように、浅く形成し、基
板と接続されるようにしてもよい。
トレージノードとなるｎ- 型層を形成するようにした
が、実施例５として図５に示すように、浅く形成し、基
板と接続されるようにしてもよい。
【００５３】実施例６
また、前記実施例４および５では、柱状半導体層はｐ基
板またはｐ型エピタキシャル層上に直接形成するように
したが、絶縁膜２４を介して、いわゆるＳＯＩ構造をな
すように形成しても良い。
板またはｐ型エピタキシャル層上に直接形成するように
したが、絶縁膜２４を介して、いわゆるＳＯＩ構造をな
すように形成しても良い。
【００５４】これにより基板電位と完全に分離すること
が可能となる。
が可能となる。
【００５５】
【発明の効果】以上説明してきたように、本発明の第１
のセル構造によれば、セルサイズを大きくすることなく
蓄積容量の大きいメモリを実現することができる。ま
た、溝を深くすることなく、蓄積容量の大きいメモリを
実現することができるため現状のプロセスを用いても十
分な蓄積容量のメモリを形成することができる。さら
に、ストレージノードを側面の一部にしか形成していな
いため通常のＳＧＴセルに比較してソフトエラーやポー
ズなどに強い構造となっている。
のセル構造によれば、セルサイズを大きくすることなく
蓄積容量の大きいメモリを実現することができる。ま
た、溝を深くすることなく、蓄積容量の大きいメモリを
実現することができるため現状のプロセスを用いても十
分な蓄積容量のメモリを形成することができる。さら
に、ストレージノードを側面の一部にしか形成していな
いため通常のＳＧＴセルに比較してソフトエラーやポー
ズなどに強い構造となっている。
【００５６】また、本発明の第２のセル構造によれば、
Ｓファクタが小さい基板バイアス効果が小さい等のＳＧ
Ｔセル構造のもつ電気的特性を失うこと無くセルサイズ
をＳＧＴセルの約半分の２Ｆ2 まで小形化することがで
きる。また、ビット線コンタクトの面積を大きくとるこ
とができるため、読み出しの高速化をはかることが可能
となる。
Ｓファクタが小さい基板バイアス効果が小さい等のＳＧ
Ｔセル構造のもつ電気的特性を失うこと無くセルサイズ
をＳＧＴセルの約半分の２Ｆ2 まで小形化することがで
きる。また、ビット線コンタクトの面積を大きくとるこ
とができるため、読み出しの高速化をはかることが可能
となる。
【図１】本発明の第１の実施例の半導体装置を示す図。
【図２】本発明の第２の実施例の半導体装置を示す図。
【図３】本発明の第３の実施例の半導体装置を示す図。
【図４】本発明の第４の実施例の半導体装置を示す図。
【図５】本発明の第５の実施例の半導体装置を示す図。
【図６】本発明の第６の実施例の半導体装置を示す図。
【図７】従来のＳＧＴセル構造の半導体装置を示す図。
１ 柱状半導体層
２ ワード線
３ ビット線
４ｇ ゲート絶縁膜
４ 酸化シリコン膜
５ ストレージノード電極
６ プレート電極
７ キャパシタ絶縁膜
８ コンタクトパッド
９ ストレージノードコンタクト
１０ ビット線コンタクト
１１ 絶縁膜
１４ 酸化シリコン膜
１９ ｎ- 型層
２０ ｎ+ 型層
２４ 絶縁膜
Claims (2)
- 【請求項１】 一導電型の基板表面に縦横に溝を形成
し、この溝によって分離された柱状半導体層と、 前記柱状半導体層の上部の相対向する２側面をソース・
ドレイン領域とするＭＯＳＦＥＴと、 前記２側面の内の一側面をストレージノードコンタクト
として前記ソースドレイン領域の一方にコンタクトする
とともにこの柱状半導体層全体を囲むように他の側面の
周りに絶縁膜を介して形成されたストレージノード電極
と、さらに前記ストレージノード電極を囲むようにキャ
パシタ絶縁膜を介して形成されたプレート電極とからな
るキャパシタと、 前記２側面のうちの残る１側面に形成されたビット線コ
ンタクトを介して形成されたビット線と、 前記柱状半導体層の頂面に形成されたワード線とを具備
したことを特徴とする半導体記憶装置。 - 【請求項２】 一導電型の基板表面に縦横に溝を形成
し、この溝によって分離された柱状半導体層と、 前記柱状半導体層の真ん中にビット線の走る方向に沿っ
て形成され、前記柱状半導体層を２つに分離する絶縁膜
と、 この分離によってできる半柱状半導体層の少なくとも下
方側表面に形成された第１導電型を有する第１の高濃度
層と上方側表面に形成された第１の導電型を有する第２
の高濃度層とをソースドレインとし、これらの間に位置
する半柱状半導体層の３側面に、ゲート絶縁膜を介して
形成されたゲート電極とからなるＭＯＳＦＥＴと下方側
に位置する前記第１の高濃度層の３側面をストレージノ
ードとし、この表面に順次形成されたキャパシタ絶縁膜
およびプレート電極とからなるキャパシタと前記半柱状
半導体層の上方側に位置する第２の高濃度層の３側面お
よび柱状半導体層の頂面にコンタクトするように形成さ
れたビット線とを具備したことを特徴とする半導体記憶
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3186665A JPH0536930A (ja) | 1991-07-25 | 1991-07-25 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3186665A JPH0536930A (ja) | 1991-07-25 | 1991-07-25 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0536930A true JPH0536930A (ja) | 1993-02-12 |
Family
ID=16192528
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3186665A Pending JPH0536930A (ja) | 1991-07-25 | 1991-07-25 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0536930A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003078044A (ja) * | 2001-06-23 | 2003-03-14 | Fujio Masuoka | 半導体記憶装置及びその製造方法 |
| US6891225B2 (en) | 2000-09-08 | 2005-05-10 | Kabushiki Kaisha Toshiba | Dynamic semiconductor memory device |
| JP2017135428A (ja) * | 2017-05-12 | 2017-08-03 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． | 半導体装置の製造方法、及び、半導体装置 |
-
1991
- 1991-07-25 JP JP3186665A patent/JPH0536930A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6891225B2 (en) | 2000-09-08 | 2005-05-10 | Kabushiki Kaisha Toshiba | Dynamic semiconductor memory device |
| JP2003078044A (ja) * | 2001-06-23 | 2003-03-14 | Fujio Masuoka | 半導体記憶装置及びその製造方法 |
| JP2017135428A (ja) * | 2017-05-12 | 2017-08-03 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． | 半導体装置の製造方法、及び、半導体装置 |
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