JPH04171843A - ゲートアレイ方式ｌｓｉ - Google Patents

ゲートアレイ方式ｌｓｉ

Info

Publication number
JPH04171843A
JPH04171843A JP2299527A JP29952790A JPH04171843A JP H04171843 A JPH04171843 A JP H04171843A JP 2299527 A JP2299527 A JP 2299527A JP 29952790 A JP29952790 A JP 29952790A JP H04171843 A JPH04171843 A JP H04171843A
Authority
JP
Japan
Prior art keywords
gnd
bonding pad
current
flow
pad
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2299527A
Other languages
English (en)
Inventor
Masaharu Tomizawa
冨澤　正治
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC IC Microcomputer Systems Co Ltd
Original Assignee
NEC IC Microcomputer Systems Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC IC Microcomputer Systems Co Ltd filed Critical NEC IC Microcomputer Systems Co Ltd
Priority to JP2299527A priority Critical patent/JPH04171843A/ja
Publication of JPH04171843A publication Critical patent/JPH04171843A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Dram (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ゲートアレイ方式ＬＳＩに関し、特に未使用
ボンディングパットのＧＮＤパット化に関する。
〔従来の技術〕
従来の未使用ボンディングパットは第３図に示すように
、ＬＳＩテスター上での測定時にはテスターのＧＮＤに
接続されていない。
また、未使用ボンディングパットをＧＮＤバットとして
利用した場合でも、ＬＳＩテスターの治具上の制約によ
りＬＳＩテスターのＧＮＤ線には接続されていない。
〔発明が解決しようとする課題〕
上述した従来のゲートアレイ方式ＬＳＩは、外部出力バ
ッファの同時動作など、ＧＮＤ線に集中的に電流が流れ
る場合、基板電圧の電圧レベルの上昇によりＬＳＩの誤
動作を起す問題点があった。
本発明の目的は、ＬＳＩの誤動作を低減するゲートアレ
イ方式ＬＳＩを提供することにある。
〔課題を解決するための手段〕
本発明のゲートアレイ方式ＬＳＩは、未使用ボンディン
グパットを有する場合に、ＧＮＤパットと未使用ボンデ
ィングパット間を配線接続し、未使用ボンディングパッ
トをＧＮＤパットとして扱い、ＧＮＤ線上の電流を分散
して流し多電流が流れる場合に発生する誤動作を低減さ
せる機能を備えている。
〔実施例〕
次に本発明について図面を参照して説明する。
第１図は、本発明の一実施例の構成図である。第１図に
示すように、未使用ボンディングパットが存在する場合
には、ＧＮＤパットｌがら内部バッファ領域までの第１
アルミ配！！４の間にスルーホール３をつくる。
第２アルミ配線５で未使用ボンディングパット２から内
部バッファ領域までの第１アルミ配線４に接続すること
で、従来例１８．〈チップ図面）第３図のＧＮＤ線１６
がらの電流は、未使用ボンディングパット１３がらは電
流を分散して、テスターのＧＮＤに流すことができない
。これに対し、第１図のＧＮＤ線６がらの電流は、Ａが
らＢ電流れＧＮＤバットを通りテスターのＧＮＤへ流れ
る。このように、電流を分散して流すことができる。
第２図は本発明の第２の実施例を示す構成図である。Ｇ
ＮＤパット７がら未使用ボンディングパット８にバット
の外側をアルミ配線することによりＧＮＤ線１１からの
電流はＡからＢに流れ、ＧＮＤパットを通りテスターの
ＧＮＤへ流れるので電流を分散して流すことができる。
〔発明の効果〕
以上説明したように本発明は、ＧＮＤパットと、未使用
ボンディングパットを配線して、その未使用ボンディン
グパットをＧＮＤ線上に配線する。この方法により、外
部出力バッファの同時動作などが発生し、多電流がＧＮ
Ｄ線上に流れる場合、その電流を分散する機能を果す。
これは未使用ボンイングバットをＧＮＤパットとして扱
うことによりＬＳＩが誤動作することを低減する効果を
有する。
【図面の簡単な説明】
第１図は本発明の一実施例の平面図、第２図は本発明の
他の実施例の平面図、第３図は従来例を示す平面図であ
る。 １・・・ＧＮＤパット、２・・・未使用ボンディングパ
ット、３・・・スルーホール、４・・・第１アルミ、５
・・・第２アルミ、６・・・ＧＮＤ線、７・・・ＧＮＤ
バット、８・・・未使用ボンディングパット、９・・・
スルーホール、１０・・・第１アルミ、１１・・・ＧＮ
Ｄ線、１２・・・ＧＮＤパット、１３・・・未使用ボン
ディングパット、１４・・・スルーホール、１５・・・
第１アルミ、１６・・・ＧＮＤ線、１７・・・内部セル
、１８・・・チップ図面。

Claims (1)

    【特許請求の範囲】
  1. 　ＧＮＤパットと未使用ボンディングパット間を配線接
    続し、前記未使用ボンディングパットをＧＮＤパットと
    したことを特徴とするゲートアレイ方式ＬＳＩ。
JP2299527A 1990-11-05 1990-11-05 ゲートアレイ方式ｌｓｉ Pending JPH04171843A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2299527A JPH04171843A (ja) 1990-11-05 1990-11-05 ゲートアレイ方式ｌｓｉ

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2299527A JPH04171843A (ja) 1990-11-05 1990-11-05 ゲートアレイ方式ｌｓｉ

Publications (1)

Publication Number Publication Date
JPH04171843A true JPH04171843A (ja) 1992-06-19

Family

ID=17873755

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2299527A Pending JPH04171843A (ja) 1990-11-05 1990-11-05 ゲートアレイ方式ｌｓｉ

Country Status (1)

Country Link
JP (1) JPH04171843A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6130484A (en) * 1997-07-17 2000-10-10 Mitsubishi Denki Kabushiki Kaisha Semiconductor device
JP2007227780A (ja) * 2006-02-24 2007-09-06 Alps Electric Co Ltd 半導体部品の配線構造

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01168042A (ja) * 1987-12-23 1989-07-03 Sharp Corp 半導体集積回路装置
JPH0364045A (ja) * 1989-08-02 1991-03-19 Hitachi Ltd 半導体集積回路装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01168042A (ja) * 1987-12-23 1989-07-03 Sharp Corp 半導体集積回路装置
JPH0364045A (ja) * 1989-08-02 1991-03-19 Hitachi Ltd 半導体集積回路装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6130484A (en) * 1997-07-17 2000-10-10 Mitsubishi Denki Kabushiki Kaisha Semiconductor device
KR100282973B1 (ko) * 1997-07-17 2001-04-02 다니구찌 이찌로오, 기타오카 다카시 반도체장치
JP2007227780A (ja) * 2006-02-24 2007-09-06 Alps Electric Co Ltd 半導体部品の配線構造
JP4685660B2 (ja) * 2006-02-24 2011-05-18 アルプス電気株式会社 半導体部品の配線構造

Similar Documents

Publication Publication Date Title
JPH03138972A (ja) 集積回路装置
JPH04171843A (ja) ゲートアレイ方式ｌｓｉ
JPH07106521A (ja) セルベース設計半導体集積回路装置
JPH02284448A (ja) 半導体装置
JPH0247851A (ja) 出力バッファ回路を備えた半導体集積回路装置
JPH01111342A (ja) 集積回路用パッケージ
JPH04373143A (ja) 半導体集積回路装置
JPS6022327A (ja) 半導体装置
JPS60147126A (ja) 半導体装置
JPH05175334A (ja) 半導体集積回路及びそのレイアウト方法
JP2522455B2 (ja) 半導体集積回路装置
JPH0286131A (ja) 半導体集積装置
JPH02306650A (ja) 半導体装置
JPH0360054A (ja) ゲートアレイ
JPH0513582A (ja) 半導体装置の電源配線
JPH09148545A (ja) 半導体装置
JPH0448779A (ja) 半導体集積回路装置
JPS6161448A (ja) 集積回路装置
JPH1012738A (ja) 半導体集積回路装置
JPH03232267A (ja) 半導体集積回路装置
JPS6320440U (ja)
JPH0485942A (ja) 半導体集積回路
JPS59167036A (ja) 半導体集積回路
JP2001116805A (ja) Ｌｓｉパッケージ
JPH0318044A (ja) 半導体集積回路装置