JPH07118507B2 - バンプ実装を用いる半導体集積回路 - Google Patents
バンプ実装を用いる半導体集積回路Info
- Publication number
- JPH07118507B2 JPH07118507B2 JP61036159A JP3615986A JPH07118507B2 JP H07118507 B2 JPH07118507 B2 JP H07118507B2 JP 61036159 A JP61036159 A JP 61036159A JP 3615986 A JP3615986 A JP 3615986A JP H07118507 B2 JPH07118507 B2 JP H07118507B2
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- chip
- semiconductor integrated
- integrated circuit
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
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- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、バンプ実装を用いる半導体集積回路特に該パ
ンプ及び外，内部ゲートセルのチップ上レイアウト方法
に関する。
ンプ及び外，内部ゲートセルのチップ上レイアウト方法
に関する。
半導体集積回路ではその半導体チップとパッケージの端
子ピンとの接続にはワイヤボンディングが広く用いられ
ている。この場合は半導体チップの周辺に多数のボンデ
ィングパッドが設けられ、またパッケージ基板にも端子
ピンと接続する多数のボンディングパッドが設けられ、
これらのパッド間がそれぞれワイヤにより接続される。
ゲートアレイLSIではチップ上に多数の外部ゲート（I/O
ゲート）及び内部ゲートが作られるが、ワイヤボンディ
ング方式のものでは内部ゲートはチップ中央部に、I/O
ゲートはボンディングパッドと内部ゲートとの間の環状
領域に作られることになる。
子ピンとの接続にはワイヤボンディングが広く用いられ
ている。この場合は半導体チップの周辺に多数のボンデ
ィングパッドが設けられ、またパッケージ基板にも端子
ピンと接続する多数のボンディングパッドが設けられ、
これらのパッド間がそれぞれワイヤにより接続される。
ゲートアレイLSIではチップ上に多数の外部ゲート（I/O
ゲート）及び内部ゲートが作られるが、ワイヤボンディ
ング方式のものでは内部ゲートはチップ中央部に、I/O
ゲートはボンディングパッドと内部ゲートとの間の環状
領域に作られることになる。
チップとその取付基板との接続にはバンプ方式も用いら
れる。これはチップ上に複数個の半球状小塊（バンプ）
を作っておき、基板側には複数個のパッドを作ってお
き、これらのバンプをパッドに結合（半田バンプなら加
熱による半田付け）させることにより、チップと基板と
の接続を行なう。このバンプ方式は個別部品だけでなく
集積回路にも用いられている。
れる。これはチップ上に複数個の半球状小塊（バンプ）
を作っておき、基板側には複数個のパッドを作ってお
き、これらのバンプをパッドに結合（半田バンプなら加
熱による半田付け）させることにより、チップと基板と
の接続を行なう。このバンプ方式は個別部品だけでなく
集積回路にも用いられている。
ところでゲートアレイLSIでは、I/Oゲートセル及び内部
ゲートセルの配置は、該LSIのチップサイズ及び性能に
大きく影響する。ボンディングパッド又はバンプをチッ
プ周辺、内部ゲートはチップ中央、I/Oゲートはこれら
の間に配設したゲートアレイLSIではチップ上の配線長
が長くなる場合が生じ、チップサイズ及び又は性能に悪
影響を及ぼす。本発明はI/Oゲートなどのレイアウトを
変えてこの点を改善しようとするものである。
ゲートセルの配置は、該LSIのチップサイズ及び性能に
大きく影響する。ボンディングパッド又はバンプをチッ
プ周辺、内部ゲートはチップ中央、I/Oゲートはこれら
の間に配設したゲートアレイLSIではチップ上の配線長
が長くなる場合が生じ、チップサイズ及び又は性能に悪
影響を及ぼす。本発明はI/Oゲートなどのレイアウトを
変えてこの点を改善しようとするものである。
本発明のバンプ実装を用いる半導体集積回路は、半導体
チップの全面に多数のバンプを分散配置し、ゲートアレ
イのI/Oゲートセルを、該チップの周辺及びチップ面を
複数個に区分する線に沿って配列し、内部ゲートセルを
該区分された領域の内部に配設したことを特徴とするも
のである。
チップの全面に多数のバンプを分散配置し、ゲートアレ
イのI/Oゲートセルを、該チップの周辺及びチップ面を
複数個に区分する線に沿って配列し、内部ゲートセルを
該区分された領域の内部に配設したことを特徴とするも
のである。
本発明では第１図に示すようにバンプ10をチップ12の全
面に分散配置し、I/Oゲートセル14はチップ周辺と、そ
の内部を区分する線上に配置し、内部ゲートセルはI/O
ゲートセル14で囲まれた領域16内に配置する。本例では
チップ12を２分しており、I/Oゲートセルアレイは８字
状をなし、内部ゲートセルはその２つの内部領域に配設
される。勿論２分割でなく、４分割、８分割等にしても
よい。
面に分散配置し、I/Oゲートセル14はチップ周辺と、そ
の内部を区分する線上に配置し、内部ゲートセルはI/O
ゲートセル14で囲まれた領域16内に配置する。本例では
チップ12を２分しており、I/Oゲートセルアレイは８字
状をなし、内部ゲートセルはその２つの内部領域に配設
される。勿論２分割でなく、４分割、８分割等にしても
よい。
このようにすると大きなサイズのチップも、２分割、４
分割、……した小サイズのチップの集合となり、その小
サイズチップの周辺に1/Oゲート、内部にゲートが配設
されたLSIとなって平均配線長の低減が可能になる。ま
た内部ゲートの高集積化も可能になる。
分割、……した小サイズのチップの集合となり、その小
サイズチップの周辺に1/Oゲート、内部にゲートが配設
されたLSIとなって平均配線長の低減が可能になる。ま
た内部ゲートの高集積化も可能になる。
第１図ではI/Oゲートセル14はバンプ10の直下にある
が、これは第２図に示すように各バンプの間に設けても
よい。第１図のようにI/Oゲート上にバンプを設ける場
合は、各I/Oゲートセルの間の領域がチャネル（電源及
び信号配線の走る領域）になる。第２図の場合はバンプ
の直下がチャネルになる。なおチャネルに余裕があれ
ば、この部分にも内部ゲートを設けてよい。電源配線は
IRドロップによる電位降下（Vcc側）又は電位上昇（Vss
側）が問題になることがあるが、この対策としてパッケ
ージ電源端子ピンを複数個にし、つれてチップの電源用
ボンディングパッド又はバンプも複数個にすることがあ
る。第１図第２図の斜線を付したバンプは電源用で、複
数個設けてある。バンプには許容電流値があるので、こ
の点からも複数化は必要である。斜線のないバンプが信
号出力用である。
が、これは第２図に示すように各バンプの間に設けても
よい。第１図のようにI/Oゲート上にバンプを設ける場
合は、各I/Oゲートセルの間の領域がチャネル（電源及
び信号配線の走る領域）になる。第２図の場合はバンプ
の直下がチャネルになる。なおチャネルに余裕があれ
ば、この部分にも内部ゲートを設けてよい。電源配線は
IRドロップによる電位降下（Vcc側）又は電位上昇（Vss
側）が問題になることがあるが、この対策としてパッケ
ージ電源端子ピンを複数個にし、つれてチップの電源用
ボンディングパッド又はバンプも複数個にすることがあ
る。第１図第２図の斜線を付したバンプは電源用で、複
数個設けてある。バンプには許容電流値があるので、こ
の点からも複数化は必要である。斜線のないバンプが信
号出力用である。
ゲートアレイLSIではI/Oバッファと内部ゲートの接続は
第３図（ａ）に示すようになっており、入力バッファ14
a−内部ゲート18−出力バッファ14bの構成を有する。EC
Lゲートアレイではこれらは第３図（ｂ）に示す構造を
有する。即ち各々はトランジスタ２個を、それらのエミ
ッタを共通に定電流源トランジスタへ接続してなる差動
対と、その負荷抵抗へベースを接続した一対の出力段ト
ランジスタからなり、入力バッファ14aでは端子T1が入
力用、T2が基準電圧VBB用、端子T3,T4が出力用である。
また内部ゲート18では端子T5が入力用、T6が基準電圧Vr
用、T7,T8が出力用、そして出力バッファ14bにおいては
端子T9が入力用、T10が基準電圧Vr用、端子T11,T12が出
力用である。VCSは定電流源トランジスタの電流値を定
める電圧である。入，出力バッファ及び内部ゲートの構
成は同じであるが、基準電圧が異なり、ドライブ能力は
入力バッファの方が内部ゲートより大、そして出力バッ
ファはこれらより大、である。
第３図（ａ）に示すようになっており、入力バッファ14
a−内部ゲート18−出力バッファ14bの構成を有する。EC
Lゲートアレイではこれらは第３図（ｂ）に示す構造を
有する。即ち各々はトランジスタ２個を、それらのエミ
ッタを共通に定電流源トランジスタへ接続してなる差動
対と、その負荷抵抗へベースを接続した一対の出力段ト
ランジスタからなり、入力バッファ14aでは端子T1が入
力用、T2が基準電圧VBB用、端子T3,T4が出力用である。
また内部ゲート18では端子T5が入力用、T6が基準電圧Vr
用、T7,T8が出力用、そして出力バッファ14bにおいては
端子T9が入力用、T10が基準電圧Vr用、端子T11,T12が出
力用である。VCSは定電流源トランジスタの電流値を定
める電圧である。入，出力バッファ及び内部ゲートの構
成は同じであるが、基準電圧が異なり、ドライブ能力は
入力バッファの方が内部ゲートより大、そして出力バッ
ファはこれらより大、である。
第４図（ａ）はI/Oゲート14内の構造を示す図で、その
領域14aには１個の出力バッファとその基準電圧Vr発生
回路の構成素子が作られ、領域14bには入力バッファ２
個分の構成素子が、そして領域14cには基準電圧VBBと基
準電圧Vr（これはVBBの代わりに用いられる高ドライブ
用）発生回路の構成素子が作られる。第４図（ｂ），
（ｃ）は領域14b,14cに構成される素子アレイを示す。
領域14aには１個の出力バッファとその基準電圧Vr発生
回路の構成素子が作られ、領域14bには入力バッファ２
個分の構成素子が、そして領域14cには基準電圧VBBと基
準電圧Vr（これはVBBの代わりに用いられる高ドライブ
用）発生回路の構成素子が作られる。第４図（ｂ），
（ｃ）は領域14b,14cに構成される素子アレイを示す。
第５図（ａ）は内部ゲート18の構成を示す。この領域の
中央に基準電圧Vr発生回路の構成素子（（ｂ）に示す）
が設けられ、その両側の各２つの領域には３入力オア／
ノア回路などの内部ゲート回路の構成素子（（ｃ）に示
す）がそれぞれ設けられる。
中央に基準電圧Vr発生回路の構成素子（（ｂ）に示す）
が設けられ、その両側の各２つの領域には３入力オア／
ノア回路などの内部ゲート回路の構成素子（（ｃ）に示
す）がそれぞれ設けられる。
第１図に示すようにI/Oゲート14上にバンプ10を形成す
る場合は第６図に示す如くなる。即ち半導体基板（チッ
プ）SUBにトランジスタを形成し、エミッタＥ、ベース
Ｂ、コレクタＣ各電極配線を取付け、入力端となるベー
ス電極配線にはアルミニウムAlのパッドを取付け、周囲
はカバー膜PSGで覆い、このパッド上にバンプが形成さ
れる。バンプ形成には第７図（ａ）に示すように、Alパ
ッド上にバリアメタルをひいてその上に半田ボールをの
せ、これを加熱してバンプとする方法、または半田メッ
キしてバリアメタル上に半田ブロックを作り、レジスト
を除いたのち加熱して半田ブロックをバンプとする方法
などがある。
る場合は第６図に示す如くなる。即ち半導体基板（チッ
プ）SUBにトランジスタを形成し、エミッタＥ、ベース
Ｂ、コレクタＣ各電極配線を取付け、入力端となるベー
ス電極配線にはアルミニウムAlのパッドを取付け、周囲
はカバー膜PSGで覆い、このパッド上にバンプが形成さ
れる。バンプ形成には第７図（ａ）に示すように、Alパ
ッド上にバリアメタルをひいてその上に半田ボールをの
せ、これを加熱してバンプとする方法、または半田メッ
キしてバリアメタル上に半田ブロックを作り、レジスト
を除いたのち加熱して半田ブロックをバンプとする方法
などがある。
以上説明したように本発明ではバンプ実装方式のゲート
アレイLSIのチップを実効時に細分化でき、平均配線長
の低減、電源配線の電位変動の低減、チップサイズの低
減、ゲートアレイの性能向上を図ることができ、甚だ有
効である。
アレイLSIのチップを実効時に細分化でき、平均配線長
の低減、電源配線の電位変動の低減、チップサイズの低
減、ゲートアレイの性能向上を図ることができ、甚だ有
効である。
第１図および第２図は本発明の説明図、第３図は内，外
部ゲートの結線状態及び構成を示す回路図、第４図はI/
Oバッファの説明図、第５図は内部ゲートの説明図、第
６図はゲートとバンプの接続状態の説明図、第７図はバ
ンプ製作要領の説明図である。 図面で12は半導体チップ、10はバンプ、14はI/Oゲート
セル、16は内部ゲートセル形成領域である。
部ゲートの結線状態及び構成を示す回路図、第４図はI/
Oバッファの説明図、第５図は内部ゲートの説明図、第
６図はゲートとバンプの接続状態の説明図、第７図はバ
ンプ製作要領の説明図である。 図面で12は半導体チップ、10はバンプ、14はI/Oゲート
セル、16は内部ゲートセル形成領域である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/118 Ｈ０１Ｌ 27/04 Ａ (56)参考文献 特開 昭57−85244（ＪＰ，Ａ) 特開 昭59−119925（ＪＰ，Ａ) 特開 昭59−215743（ＪＰ，Ａ)
Claims (2)
- 【請求項１】半導体チップの全面に多数のバンプを分散
配置し、ゲートアレイのI/Oゲートセルを、該チップの
周辺及びチップ面を複数個に区分する線に沿って配列
し、内部ゲートセルを該区分された領域の内部に配設し
たことを特徴とするバンプ実装を用いる半導体集積回
路。 - 【請求項２】I/Oゲートセルには１つの出力バッファと
２つの入力バッファを構成する素子が形成されてなるこ
とを特徴とする特許請求の範囲第１項記載のバンプ実装
を用いる半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61036159A JPH07118507B2 (ja) | 1986-02-20 | 1986-02-20 | バンプ実装を用いる半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61036159A JPH07118507B2 (ja) | 1986-02-20 | 1986-02-20 | バンプ実装を用いる半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62194640A JPS62194640A (ja) | 1987-08-27 |
| JPH07118507B2 true JPH07118507B2 (ja) | 1995-12-18 |
Family
ID=12461988
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61036159A Expired - Fee Related JPH07118507B2 (ja) | 1986-02-20 | 1986-02-20 | バンプ実装を用いる半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07118507B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63261852A (ja) * | 1987-04-20 | 1988-10-28 | Nippon Denso Co Ltd | 半導体集積回路 |
| JPH0650773B2 (ja) * | 1987-09-01 | 1994-06-29 | 富士通株式会社 | 半導体装置 |
| JPH01198051A (ja) * | 1988-02-03 | 1989-08-09 | Tokyo Electron Ltd | 半導体集積回路 |
| JPH04365367A (ja) * | 1991-06-13 | 1992-12-17 | Mitsubishi Denki Eng Kk | アナログアレイ |
| JPH0541503A (ja) * | 1991-06-21 | 1993-02-19 | Nec Ic Microcomput Syst Ltd | マスタスライス方式の半導体装置の製造方法 |
| JP3179800B2 (ja) * | 1991-07-22 | 2001-06-25 | 株式会社日立製作所 | 半導体集積回路装置 |
| JPH05267302A (ja) * | 1992-03-19 | 1993-10-15 | Fujitsu Ltd | 半導体装置 |
| JP2792447B2 (ja) * | 1994-10-27 | 1998-09-03 | 日本電気株式会社 | 半導体装置の製造方法およびフォトマスク |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5785244A (en) * | 1980-11-18 | 1982-05-27 | Fujitsu Ltd | Semiconductor device |
| JPS59119925A (ja) * | 1982-12-27 | 1984-07-11 | Toshiba Corp | 論理回路 |
| JPS59215743A (ja) * | 1983-05-24 | 1984-12-05 | Toshiba Corp | 大規模集積回路装置 |
-
1986
- 1986-02-20 JP JP61036159A patent/JPH07118507B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62194640A (ja) | 1987-08-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |