JPH03185696A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH03185696A JPH03185696A JP1324532A JP32453289A JPH03185696A JP H03185696 A JPH03185696 A JP H03185696A JP 1324532 A JP1324532 A JP 1324532A JP 32453289 A JP32453289 A JP 32453289A JP H03185696 A JPH03185696 A JP H03185696A
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- JP
- Japan
- Prior art keywords
- semiconductor device
- output
- data
- output terminal
- parallel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 34
- 238000006243 chemical reaction Methods 0.000 claims abstract description 10
- 238000000034 method Methods 0.000 claims description 4
- 238000012360 testing method Methods 0.000 abstract description 15
- 230000000694 effects Effects 0.000 description 3
- 230000005856 abnormality Effects 0.000 description 2
- 230000002950 deficient Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明ｉｔｉ像用のメモリ等、シリアルアクセス方式
全使用してかり、カ・り出力シリアルサイクルの高速化
のために、半導体装置内部において、τに数の出力デー
タバスラインを並列前作させている半導体装置に関する
ものである。
全使用してかり、カ・り出力シリアルサイクルの高速化
のために、半導体装置内部において、τに数の出力デー
タバスラインを並列前作させている半導体装置に関する
ものである。
第３図に従来の半導体装置内部において、出力データバ
スライン金並列幼作させ、出力段において並列／直列変
換前作を釦こなう半導体記憶装置のデータ出力部の構成
金示し、第４図はその動作概念金示す。
スライン金並列幼作させ、出力段において並列／直列変
換前作を釦こなう半導体記憶装置のデータ出力部の構成
金示し、第４図はその動作概念金示す。
周期ｔで外部読み出しクロックが入力されている時内部
動作としては、出力データバスライン）、 ｉｌｌ、出
力データバスラインＢ Ｉｌｌ Ｉｃ ｆｉみ出しクロ
ック２（Ｏｌに１回、すなわち周期２を毎にデータが読
み出される。読み出されたデータは、並列／直列変換回
路・３１により、外部読み出しクロックに同期して、出
力データバスラインＡ １１１のデータと出力データバ
スラインＢ 、２１のデータが交互Ｖｃｉ４択されて、
出力端子４１より出力される。すなわち半導体装置内部
では周期２ｔｖｃ１１０１ ｍの読み出し動作を行なっ
ているが、外部から見た場合は周期ｔで読み出し動作を
行なっているのと同等となる。以上の動作により、デー
タ読み出し周期をちぢめる事ができる。（高速データ読
み出しが可能となる。） 〔発明が解決しようとする課題〕 従来の半導体装置は、以上のようＶＣ構成されているの
で、半導体装置の動作速度が高速になりすぎて既存の半
導体装置では、半導体装置の一作速度Ｖｃ対心しきれな
い。ｉた動作速度７（対１６０１歌な高性能半導体試験
装置は高価なものとなってし１つなどの問題点があった
。
動作としては、出力データバスライン）、 ｉｌｌ、出
力データバスラインＢ Ｉｌｌ Ｉｃ ｆｉみ出しクロ
ック２（Ｏｌに１回、すなわち周期２を毎にデータが読
み出される。読み出されたデータは、並列／直列変換回
路・３１により、外部読み出しクロックに同期して、出
力データバスラインＡ １１１のデータと出力データバ
スラインＢ 、２１のデータが交互Ｖｃｉ４択されて、
出力端子４１より出力される。すなわち半導体装置内部
では周期２ｔｖｃ１１０１ ｍの読み出し動作を行なっ
ているが、外部から見た場合は周期ｔで読み出し動作を
行なっているのと同等となる。以上の動作により、デー
タ読み出し周期をちぢめる事ができる。（高速データ読
み出しが可能となる。） 〔発明が解決しようとする課題〕 従来の半導体装置は、以上のようＶＣ構成されているの
で、半導体装置の動作速度が高速になりすぎて既存の半
導体装置では、半導体装置の一作速度Ｖｃ対心しきれな
い。ｉた動作速度７（対１６０１歌な高性能半導体試験
装置は高価なものとなってし１つなどの問題点があった
。
この発明は、上記のような問題点を解消するためになさ
れたもので、既存の半導体試験装置で、試−ｃｒｒ能な
、高速妨作半導体装置七得る事を目的とする。
れたもので、既存の半導体試験装置で、試−ｃｒｒ能な
、高速妨作半導体装置七得る事を目的とする。
この発明に保る半導体装置は、シリアルアククセス方式
金使用してトリ、かつ出力シリアルサイクルの高速化の
ために、半導体装置内部において出力データバスライン
倉並列幻作させ、出力段において並列／直列変換動作を
Ｄこなう半導体装置にふ・いて、内部で並列動作を行な
っている出力データバスライン間に演算回路を設け、そ
の演算結果をは接出力する事ができる手段を設けたもの
である。
金使用してトリ、かつ出力シリアルサイクルの高速化の
ために、半導体装置内部において出力データバスライン
倉並列幻作させ、出力段において並列／直列変換動作を
Ｄこなう半導体装置にふ・いて、内部で並列動作を行な
っている出力データバスライン間に演算回路を設け、そ
の演算結果をは接出力する事ができる手段を設けたもの
である。
この発明にかける半導体装置はシリアルアクセス方式金
使用してトリ、かつ出力シリアルサイクルの尚連化のた
めに、半導体装置内部に釦いて、出力データバスライン
を並列動作させ、出力段において並列／４列変換動作を
かこなう半導体装１１１Ｃｋいて、内部で並列前作を行
なっている出力データバスライン間に演算回路を設け、
その演算結果をｌｆｆ１接出力する事ができる手段を設
ける事により、既存の半導体試験装置でより高速な半導
体装置を試験する手が口ｒ能となる。
使用してトリ、かつ出力シリアルサイクルの尚連化のた
めに、半導体装置内部に釦いて、出力データバスライン
を並列動作させ、出力段において並列／４列変換動作を
かこなう半導体装１１１Ｃｋいて、内部で並列前作を行
なっている出力データバスライン間に演算回路を設け、
その演算結果をｌｆｆ１接出力する事ができる手段を設
ける事により、既存の半導体試験装置でより高速な半導
体装置を試験する手が口ｒ能となる。
以下、この発明の一実施例について説明する。
第１図はこの発明！／ｃよる半導体装ばのデータ出力部
の構戚図金示す。パスラインＡ…、とパスラインＢ １
２１０間に演算回路・６１として排他的論理和回路（Ｅ
−ＯＲ）を設けたものである。出力端子１４１前に設け
たスイッチ（６１により１通常使用時ｉＣは、並列／直
列変換データ出力端子（８）に接続される。筐た半導体
装１！！倉試験する時は、演１に結果出力端子１７）に
スイッチ；６）が接続される。
の構戚図金示す。パスラインＡ…、とパスラインＢ １
２１０間に演算回路・６１として排他的論理和回路（Ｅ
−ＯＲ）を設けたものである。出力端子１４１前に設け
たスイッチ（６１により１通常使用時ｉＣは、並列／直
列変換データ出力端子（８）に接続される。筐た半導体
装１！！倉試験する時は、演１に結果出力端子１７）に
スイッチ；６）が接続される。
この状態では、出力端子１４）Ｋは、バスラインムｌ）
とパスラインＢ［２１のに−ＯＲされたデータが出力さ
れることになる。
とパスラインＢ［２１のに−ＯＲされたデータが出力さ
れることになる。
次に動作概念を第２図をもちいて説明する。
第２図１ａｌ ｒｉ周助ｔで絖み出し動作をかこない。
その試験データとして「ｕ」、ｒＬＪのくシ返しデータ
分与えた場合である。
分与えた場合である。
実線が、正常動作を示し、破線は何らかの異常により、
１ビツトのデータがｒＨＪ→「Ｌ」不良となった場合金
量している。
１ビツトのデータがｒＨＪ→「Ｌ」不良となった場合金
量している。
通常の並列／直列変換データでは、この異常は周期上の
間のみ出力端子へと現れるため、半導体試験装置も周期
ｔで試験動作が口１能である必要がある。−万パスライ
ンＡとパスラインＢのｘＫ萌果は第２図１ａｌに示すよ
うに、周請２ｔの間、異常データが出力端子へ出力され
るため。
間のみ出力端子へと現れるため、半導体試験装置も周期
ｔで試験動作が口１能である必要がある。−万パスライ
ンＡとパスラインＢのｘＫ萌果は第２図１ａｌに示すよ
うに、周請２ｔの間、異常データが出力端子へ出力され
るため。
半導体試験装置の動作周期＃ｉ２ｔでよいことになる。
第２図１ｂｌも１司様に試験データとしてオール田」を
もちい、１ビツトのデータがｒＬ」−ｒＨＪ不良となっ
た場合４示している。
もちい、１ビツトのデータがｒＬ」−ｒＨＪ不良となっ
た場合４示している。
以上内部データとして２本の場合について説明ｉｋこな
ってきたが、パスラインが３本あるいは４本以上の多数
並列前作構成である半導体装置の場合でも同様の動作が
可能である事はいうまでもない。
ってきたが、パスラインが３本あるいは４本以上の多数
並列前作構成である半導体装置の場合でも同様の動作が
可能である事はいうまでもない。
オた上記実施例では演算回路として排ａ的論理和金もち
いて説Ｆ！Ａ倉かとなったが、論理和回路、論理積回路
あるいＩ／ｉ、その他の議場回路でもよく試験データ金
工夫することにより、同様の効果金臭する〇 〔発明の効果〕 以上りようｒＣｌこの発明によれば、内部で並列前作を
行なっている出力データバスライン間に演算回路ｆ！：
設け、その漬算結果金直接出力丁４゜ る事により、既存の半導体試験装置でより高速な半導体
装置金試験する事が口Ｊ能となる。
いて説Ｆ！Ａ倉かとなったが、論理和回路、論理積回路
あるいＩ／ｉ、その他の議場回路でもよく試験データ金
工夫することにより、同様の効果金臭する〇 〔発明の効果〕 以上りようｒＣｌこの発明によれば、内部で並列前作を
行なっている出力データバスライン間に演算回路ｆ！：
設け、その漬算結果金直接出力丁４゜ る事により、既存の半導体試験装置でより高速な半導体
装置金試験する事が口Ｊ能となる。
第１図に、この発明の一実施例による半導体装置のデー
タ出力部の構成図、第２図ｆ＆ｌ ｆｂｌはその動作呟
念を示す図、第３区に従来の半導体装置のデータ出力部
の構成図、第４図はその一作概念金示す区である。 図中、１１１−−−パスラインＡ 、 ＋２１−−−パ
スラインＢ、１３ｉ−並列／直列変換回路、 ＋４１−
−一出力端子、＋５１−−一演算回路、 ＋６１−−一
過択スイッチ。 ７１−ｍ−演算結果出力端子、＋８１−−一並列／直列
変換データ出力端子である。 なか、図中同一符号は同一 又は相当部分倉不すＯ
タ出力部の構成図、第２図ｆ＆ｌ ｆｂｌはその動作呟
念を示す図、第３区に従来の半導体装置のデータ出力部
の構成図、第４図はその一作概念金示す区である。 図中、１１１−−−パスラインＡ 、 ＋２１−−−パ
スラインＢ、１３ｉ−並列／直列変換回路、 ＋４１−
−一出力端子、＋５１−−一演算回路、 ＋６１−−一
過択スイッチ。 ７１−ｍ−演算結果出力端子、＋８１−−一並列／直列
変換データ出力端子である。 なか、図中同一符号は同一 又は相当部分倉不すＯ
Claims (1)
- 【特許請求の範囲】 画像用のメモリ等、シリアルアクセス方式を使用してお
り、かつ出力シリアルサイクルの高速化のために、半導
体装置内部において、出力データバスラインを並列動作
させ、出力段において並列／直列変換前作をおこなう半
導体装置において、 内部で並列動作をおこなつている出力データバスライン
間に演算回路を設け、その演算結果を直接出力ことがで
きる手段を設けた事を特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1324532A JPH03185696A (ja) | 1989-12-13 | 1989-12-13 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1324532A JPH03185696A (ja) | 1989-12-13 | 1989-12-13 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03185696A true JPH03185696A (ja) | 1991-08-13 |
Family
ID=18166855
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1324532A Pending JPH03185696A (ja) | 1989-12-13 | 1989-12-13 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03185696A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0933644A1 (en) * | 1998-01-30 | 1999-08-04 | STMicroelectronics Limited | Device scan testing |
| US6675267B2 (en) | 1998-01-30 | 2004-01-06 | Stmicroelectronics Limited | Shared memory access by multiple controllers having different bus widths |
-
1989
- 1989-12-13 JP JP1324532A patent/JPH03185696A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0933644A1 (en) * | 1998-01-30 | 1999-08-04 | STMicroelectronics Limited | Device scan testing |
| US6327683B1 (en) | 1998-01-30 | 2001-12-04 | Stmicroelectronics Limited | Device scan testing |
| US6675267B2 (en) | 1998-01-30 | 2004-01-06 | Stmicroelectronics Limited | Shared memory access by multiple controllers having different bus widths |
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