JPH0238877A - 大規模ディジタル集積回路 - Google Patents
大規模ディジタル集積回路Info
- Publication number
- JPH0238877A JPH0238877A JP63189238A JP18923888A JPH0238877A JP H0238877 A JPH0238877 A JP H0238877A JP 63189238 A JP63189238 A JP 63189238A JP 18923888 A JP18923888 A JP 18923888A JP H0238877 A JPH0238877 A JP H0238877A
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- JP
- Japan
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- output
- circuit
- input
- scale digital
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Links
- 230000010354 integration Effects 0.000 claims 1
- 238000012360 testing method Methods 0.000 abstract description 12
- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は大規模ディジタル集積回路、特にカスタムＬＳ
Ｉを実装したボードの試験を容易にするための試験回路
を内蔵した大規模ディジタル集積回路に関する。
Ｉを実装したボードの試験を容易にするための試験回路
を内蔵した大規模ディジタル集積回路に関する。
従来、この種の大規模ディジタル集積回路を実装したボ
ードの試験は、試験を容易にするため、回路を切断し入
力・出力端子として外部端子に出力する方法等が行われ
ていた。
ードの試験は、試験を容易にするため、回路を切断し入
力・出力端子として外部端子に出力する方法等が行われ
ていた。
上述した従来の方法はボードの入出力端子が試験用とし
て多数必要とされるが、回路が大規模になるにつれボー
ドの入出力端子も多く必要とされるので、この方法には
限界がある。
て多数必要とされるが、回路が大規模になるにつれボー
ドの入出力端子も多く必要とされるので、この方法には
限界がある。
本発明の目的は前記課題を解決した大規模ディジタル集
積回路を提供することにある。
積回路を提供することにある。
前記目的を達成するため、本発明は大規模ディジタル集
積回路において、全入力をＯＲ論理した出力から任意の
時点で入力情報を取り込む出力端子数と同じビット数を
有するシフトレジスタと、ｖｉ。
積回路において、全入力をＯＲ論理した出力から任意の
時点で入力情報を取り込む出力端子数と同じビット数を
有するシフトレジスタと、ｖｉ。
シフトレジスタの出力を出力端子に選択するセレクタと
を有するものである。
を有するものである。
以下１本発明を図により説明する。
第１図（ａ）、（ｂ）は本発明の一実施例を示すブロッ
ク図である。
ク図である。
本発明は第１図（ａ）に示す回路ブロックに第１図（ｂ
）に示す試験回路５８を付加したものである。
）に示す試験回路５８を付加したものである。
第１図（ａ）において、入力端子１０，１１．１２は入
カバソファ回路１３，１４．１５を経て機能回路１９０
入力１６゜１７．１８に接続されている。
カバソファ回路１３，１４．１５を経て機能回路１９０
入力１６゜１７．１８に接続されている。
機能回路１９の出力２０．２１ 、２２．２３は出カバ
ソファ回路３７．３＆、３９．４０を経て出力端子４１
，４２，４３．４４に接続されている。
ソファ回路３７．３＆、３９．４０を経て出力端子４１
，４２，４３．４４に接続されている。
第１図（ｂ）において、入カバソファ回路１３，１４．
１５は３人力ＯＲ回路４５の入力１，２．３に接続され
、その出力４は４ビツトシフトレジスタ５２のシリアル
人力５１に接続される。
１５は３人力ＯＲ回路４５の入力１，２．３に接続され
、その出力４は４ビツトシフトレジスタ５２のシリアル
人力５１に接続される。
シフトクロック入力端子４６は入カバソファ回路４９を
経て４ビツトシフトレジスタ５２のシフトクロック人力
５９に接続される。
経て４ビツトシフトレジスタ５２のシフトクロック人力
５９に接続される。
４ビツトシフトレジスタ５２の出力５３，５４，５５．
５６は４回路２−１セレクタ５７の一方の入力２４，２
６，２８．３０にそれぞれ接続され、他方の入力２５，
２７，２９，３１は機能回路１９の出力２０〜２３に接
続される。
５６は４回路２−１セレクタ５７の一方の入力２４，２
６，２８．３０にそれぞれ接続され、他方の入力２５，
２７，２９，３１は機能回路１９の出力２０〜２３に接
続される。
４回路２−１セレクタ５７の出力３３〜３６は出カバソ
ファ回路３７〜４０に接続されている。
ファ回路３７〜４０に接続されている。
４回路２−１セレクタ、５７のセレクト信号は入力端子
４７から入力バッフ７回路５０を経てセレクト人力３２
に入力される。
４７から入力バッフ７回路５０を経てセレクト人力３２
に入力される。
次にこの動作について説明する。
ボード試験をするときは大規模ディジタル集積回路の中
は別途ＬＳＩテスタで試験するか、ボード、端子に直接
入出力端子を出してそこから試験できるようにしておく
、ここではこの大規模ディジタル集積回路は試験せず、
この大規模ディジタル集積回路の出力に接続されている
外部回路をいかにこの回路の入力から信号を送出するこ
とで試験するかについて説明する。
は別途ＬＳＩテスタで試験するか、ボード、端子に直接
入出力端子を出してそこから試験できるようにしておく
、ここではこの大規模ディジタル集積回路は試験せず、
この大規模ディジタル集積回路の出力に接続されている
外部回路をいかにこの回路の入力から信号を送出するこ
とで試験するかについて説明する。
入力端子４６から入力するシフトクロックと同期を取り
ながら入力端子１０，１１．１２から入力されるデータ
をＯＲ回路４５でＯＲ演算後、４ビツトシフトレジスタ
５２に取り込む６次に４回路２−１セレクタ５７のセレ
クト信号を入力端子４７を制御することでシフトレジス
タ５２の出力を出力端子に送出する。この情報値はこの
大規模ディジタル集積回路の出力に接続されるボード上
の集積回路を制御するものである。
ながら入力端子１０，１１．１２から入力されるデータ
をＯＲ回路４５でＯＲ演算後、４ビツトシフトレジスタ
５２に取り込む６次に４回路２−１セレクタ５７のセレ
クト信号を入力端子４７を制御することでシフトレジス
タ５２の出力を出力端子に送出する。この情報値はこの
大規模ディジタル集積回路の出力に接続されるボード上
の集積回路を制御するものである。
以上説明したように本発明は大規模ディジタル集積回路
、特にカスタムＬＳＩの内部にボード用の試験回路を内
蔵することで、大規模ディジタル集積回路を実装したボ
ードを容易に試験することができる効果がある。
、特にカスタムＬＳＩの内部にボード用の試験回路を内
蔵することで、大規模ディジタル集積回路を実装したボ
ードを容易に試験することができる効果がある。
第１図（ａ）、 （ｂ）は本発明の一実施例を示すブロ
ック図である。 ＋０．１１，１２，４６．４７・・・入力端子１３．１
４．Ｉｓ、４９．５０・・・入力バッフ７回路１９・・
・機能回路 ３７．３ｇ、３９．４０・・・出力バッフ７回路４５・
・・３人力ＯＲ回路 ５２・・・４ビツトシフトレジスタ ５７・・・・１回路２−１セレクタ ｒ’？ ＲｎｒｉＪ％ 第１図 特許出願人 日本電気株式会社
ック図である。 ＋０．１１，１２，４６．４７・・・入力端子１３．１
４．Ｉｓ、４９．５０・・・入力バッフ７回路１９・・
・機能回路 ３７．３ｇ、３９．４０・・・出力バッフ７回路４５・
・・３人力ＯＲ回路 ５２・・・４ビツトシフトレジスタ ５７・・・・１回路２−１セレクタ ｒ’？ ＲｎｒｉＪ％ 第１図 特許出願人 日本電気株式会社
Claims (1)
- （１）大規模ディジタル集積回路において、全入力をＯ
Ｒ論理した出力から任意の時点で入力情報を取り込む出
力端子数と同じビット数を有するシフトレジスタと、該
シフトレジスタの出力を出力端子に選択するセレクタと
を有することを特徴とする大規模ディジタル集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63189238A JPH0238877A (ja) | 1988-07-28 | 1988-07-28 | 大規模ディジタル集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63189238A JPH0238877A (ja) | 1988-07-28 | 1988-07-28 | 大規模ディジタル集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0238877A true JPH0238877A (ja) | 1990-02-08 |
Family
ID=16237922
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63189238A Pending JPH0238877A (ja) | 1988-07-28 | 1988-07-28 | 大規模ディジタル集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0238877A (ja) |
-
1988
- 1988-07-28 JP JP63189238A patent/JPH0238877A/ja active Pending
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