JPH05107323A - 電子回路試験装置 - Google Patents

Abstract

(57)【要約】 【目的】 ＬＳＩ電子回路のテストに際して出力信号同
時動作数を自動的に低減することを目的とする。 【構成】 電子回路のテスト装置において、入力信号１
を適宜制御することにより、出力バッファ群８〜１０を
初め高インピーダンス出力状態とし、次いで順次通常出
力状態に戻す手段をもつことを特徴とする。 【効果】 テスト・データの自動生成ができ、人手修正
作業の大幅削減が可能になる効果がある。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、３ステート出力バッフ
ァを持つ電子回路に利用する。特に、ＬＳＩ上に載せた
電子回路の出力信号同時動作数を低減する制御手段に関
する。

【０００２】

【従来の技術】従来例では、テスト・データのある所で
出力同時動作数制限を越えた場合に、個別に入力信号の
与え方や特定の回路の工夫などによって出力信号同時動
作数の低減を行っていた。

【０００３】

【発明が解決しようとする課題】このように従来例で
は、問題個所に対して個別的に対処しているので、多く
の人手工数と時間とを必要とし、また、高度の技術力を
持った人を必要とする欠点があった。

【０００４】本発明は、このような欠点を除去するもの
で、出力信号同時動作数を自動的に低減できる電子回路
試験装置を提供することを目的とする。

【０００５】

【課題を解決するための手段】本発明は、多数の３ステ
ート出力バッファをもつ電子回路に結合される電子回路
試験装置において、２以上の群に分割された上記３ステ
ート出力バッファのそれぞれの群に属する３ステート出
力バッファのすべてを通常出力状態から高インピーダン
ス出力状態とし、次いで与えられたデータに応じて所定
のテスト・サイクル毎に順次１群ずつ高インピーダンス
出力状態から通常出力状態に戻す制御動作を実行する制
御手段を備えたことを特徴とする。

【０００６】ここで、上記制御手段に与えられるデータ
がテスト・データの一部であっても良い。また、上記制
御手段に与えられるデータは、群の数に対応したダミー
・テスト・サイクルを設けて３ステート出力バッファの
制御信号の基となる外部入力信号であっても良い。

【０００７】

【作用】電子回路のテスト装置の入力信号を適宜制御す
ることにより、出力バッファ群を初め高インピーダンス
出力状態とし、次いで順次通常出力状態に戻す。これに
より、テストに際して出力信号同時動作数を自動的に低
減することができる。

【０００８】

【実施例】以下、本発明の一実施例について図面を参照
して説明する。図１はこの実施例の主要部の構成を示す
回路図である。

【０００９】この実施例は、図１に示すように、多数の
３ステート出力バッファ１１をもつ電子回路に結合さ
れ、この３ステート出力バッファ１１の複数個を含む群
７〜１０毎にその群に属する３ステート出力バッファの
すべてを通常出力状態から高インピーダンス出力状態と
し、次いで与えられたデータに応じて所定のテスト・サ
イクル毎に順次１群ずつ高インピーダンス出力状態から
通常出力状態に戻す制御動作を実行する制御手段を備え
る。

【００１０】次に、この実施例の動作を説明する。この
電子回路の出力の全てまたは大部分は、出力バッファ群
７〜１０の３ステート出力バッファ１１（以下、出力バ
ッファ１１という）を経由している。各出力は同時動作
（およそ０〜３０ｎｓの時間内の動作を同時とみる）す
る可能性の大きいものをできるだけ別々の出力バッファ
群に割当てると効果的である。この実施例の電子回路の
動作テストを行うときに、あるテスト・データで出力同
時動作数が通常電子回路を実装するパッケージによって
定められる制限値を超えたとする。通常は入力端子１の
ＡおよびＢ入力を「１」および「１」とし、デコーダ２
の３出力は「０」である。よってナンドゲート４および
５、インバータ６の出力は全て「１」となり、出力バッ
ファ群７〜１０の全出力バッファ１１は通常出力状態に
なっている。このときに出力同時動作数が制限値を超え
ると、まず入力端子１のＡおよびＢの入力（テスト・デ
ータの一部である）を「０」および「０」にする。これ
により、デコーダ２の出力０が「０」、その他の出力
１、２および３が「１」になり、ナンドゲート４および
５、インバータ６の各出力が「０」になり、出力バッフ
ァ１１のイネーブル入力が常に「１」クランプされてい
る出力バッファ群７の出力バッファのみが通常出力状態
のままであり、出力バッファ群８、９および１０の出力
バッファ１１のすべては高インピーダンス状態（こうし
て出力信号の変動をとめる）になる。次のサイクル（ダ
ミー・テスト・サイクル）で入力端子１のＡおよびＢ入
力を「０」および「１」にする（その他のテスト・デー
タ入力は動かさない）と、デコーダ２の出力１のみが
「０」になり、ナンドゲート４の出力が「１」になる。
これにより新たに出力バッファ群８の出力バッファ１１
が通常出力状態に戻る。同様にして次のサイクル（ダミ
ー・テスト・サイクル）で入力端子１のＡおよびＢ入力
を「１」および「０」、さらに次のサイクル（ダミー・
テスト・サイクル）で「１」および「１」にすると、出
力バッファ群９および１０を順次高インピーダンス出力
状態から通常出力状態に戻すことができる。

【００１１】図２はこの動作を表したタイミング図であ
る。図中、Ｎは通常出力状態、Ｚは高インピーダンス出
力状態を示す。このように本発明では、出力同時動作数
が制限値で越えるテスト・データがあると、入力端子１
のＡおよびＢ入力信号を制御することにより、図２のご
とく全出力を４分割して順次１群ずつ通常出力状態にす
ることができ、大部分の同時動作数制限を回避できる。
ごくまれに回避できない場合には、テスト・データを手
直しするか出力バッファ群の分割を変える等の方法があ
る。

【００１２】図３は第二実施例の動作を表したタイミン
グ図である。前述の実施例との違いを説明する。前述の
実施例では出力同時動作数が制限を越えたときに入力端
子１のＡおよびＢ信号のみを変化させたテスト・データ
を追加（この間はダミー・テスト・サイクルであり、他
の入力信号はずっと一定値のまま）していたが、本実施
例ではテスト・データの追加はせずに入力端子１のＡお
よびＢ信号を４連続テスト・データにわたって「０」お
よび「０」→「０」および「１」→「１」および「０」
→「１」および「１」と変化させる（この間他の入力信
号普通に変化している）。これによりテスト・データの
増加をなくす効果がある。反面、同時に他の入力信号も
動いていることから、新たに同時動作数制限を越える可
能性があるが、そのときは第一実施例の方法を採ればよ
い。このように一連のテスト・データの中で第一実施例
と第二実施例とは適宜に併用することが可能である。

【００１３】図４は第三実施例の回路図であり、出力バ
ッファ群７〜１０は図１と同じであり省略してある。図
１に示す第一実施例との違いは、入力端子１のＡおよび
Ｂ入力に代えて、図４ではマイナスカウンタ３を設け、
その反転出力２３および２４をデコーダ２に入力してい
ることである。マイナスカウンタ３にはクロック入力と
カウント入力およびその反転信号（インバータ２２の出
力）とが入力されている。もう一つの違いは、デコーダ
２の入力にマイナスカウンタ３の出力を用いているの
で、マイナスカウンタ３を動かすためのテスト・サイク
ルが４サイクル多く必要であり、これ以外は図１の実施
例と同様である。図５は第三実施例の動作を示すタイミ
ング図である。

【００１４】図６は第四実施例の回路図である。この実
施例も基本的には第一実施例と同様であるが、図１でデ
コーダ２とナンドゲート４および５とインバータ６とを
用いた代わりにシフトレジスタ３０を用いたものであ
る。シフトレジスタ３０は３ビットよりなり、各出力は
出力バッファ群８、９および１０の出力バッファ１１の
イネーブル入力に接続されている。図７はこの実施例の
動作を表すタイミング図である。図示はしないが、シフ
トレジスタ３０はあらかじめ「１１１」にセットされて
おり、同時動作数制限を越えたテスト・データが現れる
と、まずクロック信号およびクリア信号によって「００
０」にクリアされる。次いでクロック信号を３回出し
て、シフトレジスタの内容を「１００」、「１１０」お
よび「１１１」に変化させる。これによりシフトレジス
タ出力３４、３５および３６が図示のように変化し、前
記第三実施例と全く同様の動作をする。

【００１５】なお、図１と図４とでデコーダ２と、ナン
ドゲート４および５と、インバータ６とで構成した回路
は他のゲートを用いたランダム・ロジック回路でも構成
できることは明白である。図８はその一例である。本例
はオアゲート４０、バッファ４１、アンドゲート４２か
ら構成され図のように接続される。

【００１６】

【発明の効果】本発明は、以上説明したように、出力バ
ッファを複数の群に分割し、少量の回路と少数の手順を
加えることによりテスト時出力バッファを群ごとに順次
動作させるので、出力同時動作数制限を越えることを回
避でき、回路のテスト・データの自動作成、人手工数を
大幅に削減できる効果がある。

【図面の簡単な説明】

【図１】本発明の第一実施例の構成を示す回路接続図。

【図２】本発明の第一実施例の動作を示すタイミング
図。

【図３】本発明の第二実施例の動作を示すタイミング
図。

【図４】本発明の第三実施例の構成を示す回路接続図。

【図５】本発明の第三実施例の動作を示すタイミング
図。

【図６】本発明の第四実施例の構成を示す回路接続図。

【図７】本発明の第四実施例の動作を示すタイミング
図。

【図８】図１に示す制御回路と等価な回路の構成を示す
回路接続図。

【符号の説明】

１ 入力端子 ２ デコーダ ３ マイナスカウンタ ４、５ ナンドゲート ６、２２ インバータ ７、８、９、１０ 出力バッファ群 １１ ３ステート出力バッファ ２０、３１ クロック入力端子 ２１ カウント入力端子 ２３、２４ マイナスカウンタ出力 ３０ シフトレジスタ ３２ クリア入力端子 ３３ シフト入力データ信号 ３４、３５、３６ シフトレジスタ出力 ４０ オアゲート ４１ バッファ ４２ アンドゲート

Claims (3)

【特許請求の範囲】
1. 【請求項１】 多数の３ステート出力バッファをもつ電
   子回路に結合される電子回路試験装置において、 ２以上の群に分割された上記３ステート出力バッファの
   それぞれの群に属する３ステート出力バッファのすべて
   を通常出力状態から高インピーダンス出力状態とし、次
   いで与えられたデータに応じて所定のテスト・サイクル
   毎に順次１群ずつ高インピーダンス出力状態から通常出
   力状態に戻す制御動作を実行する制御手段を備えたこと
   を特徴とする電子回路試験装置。
2. 【請求項２】 上記制御手段に与えられるデータがテス
   ト・データの一部である請求項１記載の電子回路試験装
   置。
3. 【請求項３】 上記制御手段に与えられるデータは、群
   の数に対応したダミー・テスト・サイクルを設けて３ス
   テート出力バッファの制御信号の基となる外部入力信号
   である請求項１記載の電子回路試験装置。