JPS6044702B2 - 半導体装置 - Google Patents

Description

【発明の詳細な説明】 本発明は、同一チップ上に算術および論理演算回路、
作業用レジスタ等から成る演算部と、処理すべきデータ
を保持するメモリー回路部とを内蔵し、チップ外部との
データ送受を行なうための複数個のデータ入力ポートお
よびデータ出力ポートを有する半導体装置に関する。

従来この種の半導体装置においては、メモリー回路部へ
の書き込みまたはメモリー回路部からの読み出しが演算
部を通して行なわれる構成がとられていた。このよう・
な構成では、メモリー回路部に対する試験を行なう場合
に同時に演算部にも信号を与えて書き込みおよび読み出
しのデータが支障なく通過するように制御することが必
要である。 一般に、メモリー回路部に対する試験にお
いては、その故障は書き込むパターンに依存することが
良く知られているため、多数のパターンを一定のアリゴ
リズムに従つて発生し、それを供給して試験する方式が
適用される。

主に論理回路から成る演算部の故障に関してはその構成
要素であるゲート回路およびフリツプフロツプ回路に故
障を仮定してそれを検出できるような入カデータ系列を
発生する方法がとられる。以上のようにメモリー回路部
に対する試験と、演算部に対する試験とではその試験パ
ターンの発生方法が異なつている。 従来のメモリー回
路部と演算部を含む半導体装置のメモリー回路部を試験
する場合、メモリー回路部のアドレス、データ入力およ
びデータ出力を直接にアクセスすることができないため
、演算部を制御して間接的にデータ入力を与えたり、間
接的にデータ出力を読み出したりする必要がある。メモ
リー試験器は前述したようにアルゴリズムにもとづくパ
ターン発生を主とした試験器であるから、演算部を同時
に制御して半導体装置を試験することは困難である。ま
た、演算部を試験する場合、その入カデータの一部がメ
モリー回路部を通して与えられるという構成では、論理
回路試験器でメモリー回路部に対する制御も必要となる
という欠点を有している。本発明の目的は、以上説明し
たような従来技術の欠点を除去し、メモリー回路部と演
算部の双方を含む半導体装置のメモリー回路部をメモリ
ー試験器で十分に試験でき、しかも演算部を論理回路試
験器で十分に試験できるように適切に構成配置した半導
体装置を提供することにある。 このような目的を達成
するために、本発明は、第１および第２のデータ入カポ
ートと、少なくとも第１のデータ入カポートに接続され
たメモリー回路部と、メモリー回路部の出力データおよ
び第１および第２のデータ入カポートに接続された演算
部と、メモリー回路部の出力データおよび演算部の出力
データを択一的に出力するデータ出力ポートとを具備し
、メモリ部の試験時には第１のデータ入カポートからメ
モリ部を経てデータ出力ポ−卜に至る経路を形成し、演
算部の試験時には第１よび第２のデータ入カポートから
演算部を経てデータ出力ポートに至る経路を形成するよ
うに構成する。

次に本発明を図面を参照して説明する。

図は本発明半導体装置の１実施例を示すブロツク線図で
ある。同図において参照番号１はメモリー回路部、２は
演算部、３は第１のデータ入カポート、４は第２のデー
タ入カポートおよび５はデータ出カポートである。 メ
モリー回路部１を入カデータの選択回路１１と、メモリ
ー素子１２と、出力データ保持回路１３とから構成する
。

入カデータ選択回路は、メモリー素子１２へ書き込むデ
ータを選択する回路である。入カデータ選択回路１１で
選択されたデー夕は２個のメモリー素子１２の同番地へ
同時に書き込まれる力１、読み出しは各々異なる番地か
ら行なうことができ、その内容は出力データ保持回路１
３に一時的に保持される。本実施例の半導体装置のメモ
リー回路部１は、２つのメモリー素子１２を備えている
が、これらは２つの番地の内容を同時に読み出しこれら
の内容に対して演算部２で演算を施し、その結果をさら
にメモリー回路部内の１つの番地に書き込む一連の動作
を高速に行なうためである。 演算部２を第１の入カデ
ータ選択回路２１と、第２の入カデータ選択回路２２と
、算術および論理演算回路２３と、シフト回路２４と作
業用レジスタ２５とから構成する。

算術および論理演算回路２３で処理されるデータは、第
１の入カデータ選択回路２１および第２の入カデータ選
択回路２２によつて選択される。第１の入カデータ選択
回路２１によつて、第１のデータ入カポート３を選択で
き、第２の入カデータ選択回路２２によつて第２のデー
タ入カポート４を選択できる。算術および論理演算回路
２３は、選択された２つの入力データに対して、例えば
加算、減算、論理積、論理和、排他的論理和などの算術
的および論理的演算を制御信号に従つて実行することが
できる。シフト回路２４は、算術および論理演算回路２
３の出力を、必要に応じて、桁移動などの目的でシフ卜
する回路である。シフト回路２４の出力を入力データ選
択回路１１に供給する。作業用レジスタ２５は演算の中
間的な結果を一時的に保持するためのレジスタであり、
一般には桁移動のためのシフト移動をも備えている。作
業用レジスタ２５の出力を第１の入カデータ選択回路２
１に加える。 上述した第１のデータ入カポート３をメ
モリー回路部１の入カデータ選択回路１１へ接続する他
、演算部２の第１の入カデータ選択回路２１にも接続し
、これによりチツプ外からのデータを第１のデータ入カ
ポート３を経てメモリー回路部１および演算部２へ供給
可能とする。第２のデータ入カポート４を演算部２の第
２の入カデータ選択回路２２に接続し、それにより外部
からのデータを第２のデータ入カポート４を経て演算部
２の入カデータとすることが可能となる。メモリー回路
部１の出力データ保持回路１３からの出力デー夕および
演算部２のシフト回路２４からの出力データのいずれか
を選択回路６によつて選択し、デー夕出力ポート５より
出力する。 本発明の実施例においては、第１のデータ
入力ポート３をメモリー回路部１へのデータ入力とし、
データ出力ボート５をメモリー回路部１のデータ出力と
するデータ通路を形成することが可能である。

これによつてメモリー回路部１のみを通常のメモリー試
験器で試験することができる。また演算部２に対しては
、第１のデータ入カポート３および第２のデータ入カポ
ート４が直接接続されており、データ出力ポート５に演
算部２の出力データを出力するようにできる。これによ
つて演算部２の試験をメモリー回路部１と切り離して実
施することが可能となる。 本発明によれば、以上説明
したように、同一のチツプ内にメモリー回路部と演算部
とを含むような半導体装置において、メモリー回路部と
演算部とを個々に切り離して試験でき、この種半導体装
置の試験にあたり極めて有効である。

【図面の簡単な説明】 図は本発明半導体装置の１実施例の構成を示すブロツ
ク線図である。 １・・・・・・メモリー回路部、２・・・・・・演算
部、３・・・第１のデータ入カポート、４・・・・・・
第２のデータ入カポート、５・・・・・・データ出力ポ
ート、６・・・・・・選択回路、１１・・・・・・入カ
データ選択回路、１２・・・・・・メモリー素子、１３
・・・・・・出力データ保持回路、２１・・・・第１の
入カデータ選択回路、２２・・・・・・第２の入カデー
タ選択回路、２３・・・・・・算術および論理演算回路
、２４・・・・・・シフト回路、２５・・・・・作業用
レジスタ。

Claims (1)

1. 【特許請求の範囲】 １ 第１および第２のデータ入力ポートと、少なくとも
   前記第１のデータ入力ポートに接続されたメモリー回路
   部と、該メモリー回路部の出力データおよび前記第１お
   よび第２のデータ入力ポートに接続された演算部と、前
   記メモリー回路部の出力データおよび前記演算部の出力
   データを択一的に出力するデータ出力ポートとを具備し
   、前記メモリー回路部の試験時には前記第１のデータ入
   力ポートから前記メモリー回路部を経て前記データ出力
   ポートに至る経路を形成し、前記演算部の試験時には前
   記第１および第２のデータ入力ポートから前記演算部を
   経て前記データ出力ポートに至る経路を形成するように
   構成したことを特徴とする半導体装置。 ２ 特許請求の範囲第１項記載の半導体装置において、
   前記メモリー回路部の出力データおよび前記演算部の出
   力データをデータ選択回路を介して択一的に前記データ
   出力ポートに供給するようにしたことを特徴とする半導
   体装置。 ３ 特許請求の範囲第１項または第２項のいずれかに記
   載の半導体装置において、前記メモリー回路部は入力デ
   ータ選択回路およびメモリー素子を有し、該入力データ
   選択回路に前記演算部の出力データおよび前記第１のデ
   ータ入力ポートからの入力データを供給し、これら出力
   データおよび入力データのうち選択されたデータを前記
   メモリー素子に供給するようにしたことを特徴とする半
   導体装置。