JPS6114203Y2 - - Google Patents

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Publication number
JPS6114203Y2
JPS6114203Y2 JP1984193250U JP19325084U JPS6114203Y2 JP S6114203 Y2 JPS6114203 Y2 JP S6114203Y2 JP 1984193250 U JP1984193250 U JP 1984193250U JP 19325084 U JP19325084 U JP 19325084U JP S6114203 Y2 JPS6114203 Y2 JP S6114203Y2
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JP
Japan
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shift
counter
input terminal
signal
output
Prior art date
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Application number
JP1984193250U
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English (en)
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JPS60136547U (ja
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Publication date
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Publication of JPS60136547U publication Critical patent/JPS60136547U/ja
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Publication of JPS6114203Y2 publication Critical patent/JPS6114203Y2/ja
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Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
    • H03K23/40—Gating or clocking signals applied to all stages, i.e. synchronous counters
    • H03K23/50—Gating or clocking signals applied to all stages, i.e. synchronous counters using bi-stable regenerative trigger circuits
    • H03K23/502—Gating or clocking signals applied to all stages, i.e. synchronous counters using bi-stable regenerative trigger circuits with a base or a radix other than a power of two
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
    • H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
    • H03K23/66—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
    • H03K23/665—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses by presetting

Landscapes

  • Shift Register Type Memory (AREA)
  • Management, Administration, Business Operations System, And Electronic Commerce (AREA)
  • Information Retrieval, Db Structures And Fs Structures Therefor (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Description

【考案の詳細な説明】
〔考案の技術分野〕 本考案は、モジユラスカウンタおよびシフトレ
ジスタの両機能を具えたカウンタに係る。 〔従来技術及び問題点〕 従来のカウンタは、カウンタ回路の各メモリ素
子に対してゲートされる並列アクセスを必要とし
ていた。そして、カウンタの初期状態をプログラ
ムし、又そこからの状態を読出していた。カウン
タの計数状態を例えば読出し表示するために処
理・制御回路ヘシリアルモードで該計数状態を転
送する必要があり、そのためカウンタにシリアル
ーパラレル・シフトレジスタを接続する必要があ
つた。 本孝案はカウンタの各メモリ素子への並列アク
セスを用いない結果、一連の鎖状接続されたカウ
ンタ若しくはある特定数の単一カウンタが１個の
ICパツケージに具現化され得る利点が生じた。 従来技術によれば各メモリ素子をアクセスする
ためのパツケージピンが必要であつた。そのため
通常それ相当の長いパツケージが必要となり、実
用的ではなく且つ経済的でもなかつた。従つてよ
り小さなパツケージを数個で代用していた。 この問題を解決するため、カウンタ内の複数の
フリツプフロツプをシフトレジスタとして動作可
能に構成し、計数値を直列に出力・伝送すること
が提案されていた。しかし、この構成では出力し
た計数値からの計数の続行ができなくなるという
問題があつた。 〔考案の目的〕 本考案は上記従来技術の問題点を解消し、構造
が簡単でかつ計数の続行を極めて簡単に可能とす
るカウンタを与えることを目的とする。 〔考案の概要〕 本考案によれば、シフトレジスタとして動作す
ることにより、計数値を直列に出力できIC化し
た場合等に必要なピン数を少なくするとともに、
計数値を直列に出力する間にこの出力を計数のた
めの初期値としてこのシフトレジスタに直列に再
入力することにより、計数値の出力後、直ちにこ
の初期値からの計数の続行を開始できる様にした
カウンタが与えられる。 〔考案の実施例〕 第１図は、本考案を適用することができるカウ
ンタ回路のブロツク図である。図において、本回
路は、シフト入力信号１００、計数入力信号１１
０およびシフトクロツク入力信号１２０を受信し
て、シフト出力信号２００およびキヤリー出力信
号２１０を出力データとして生ぜしめる。いま、
スイツチ１３０を接点２側に、またスイツチ１４
０を接点２側にそれぞれ倒すと、シフトレジスタ
回路として働く。シフトクロツク入力信号１２０
はシフトレジスタを構成するフリツプフロツプ
（以下単にFFと称する）１６０，１７０，１８
０，１９０の各クロツク入力端CLKに導入され
る。またシフト入力信号１００は、FF１６０の
Ｄ入力端に伝送される。従つて、シフトクロツク
入力信号１２０に応じてシフト入力信号１００に
よるデータは、前記シフトレジスタを順次シフト
されてシフト出力信号２００となつて送り出され
る。 次に、第１図に示された回路は、スイツチ１３
０を接点１側に、またスイツチ１４０を接点１側
にそれぞれ倒すとデケードカウンタとして働く。
その場合、計数入力信号１１０が全FF１６０〜
１９０のクロツク入力端CLKに導入され、帰還
信号１５０がFF１６０のＤ入力端に導入され
る。FF１６０〜１９０の論理状態は第１表に示
すとおりである。本カウンタの“９”状態に達す
ると、ゲート２０５からキヤリー出力信号２１０
が生じる。キヤリー出力信号２１０は、次段のカ
ウンタ（図示せず）の計数入力信号となつて第２
のデケード計数の供される。
〔考案の効果〕
以上説明した様に、本考案によればシフトレジ
スタとして動作することにより計数値の出力を行
うカウンタの、出力後の計数の続行を極めて簡単
な構成により実現することができる。
【図面の簡単な説明】
第１図は本考案を適用することができるカウン
タ回路のブロツク図、第２図は第２Ａ図と第２Ｂ
図との接続図、第２Ａ図及び第２Ｂ図は本考案の
一実施例による鎖状接続されたデケードカウンタ
回路のブロツク図で、１６０〜１９０，３３０〜
３６０はフリツプフロツプである。

Claims (1)

  1. 【実用新案登録請求の範囲】 データ入力端、クロツク入力端およびデータ出
    力端を具えたシフトレジスタと、 前記シフトレジスタの所定状態に応答して帰還
    信号を発生する第１回路と、 シフト状態か計数状態かに応答してシフト信号
    と前記帰還信号の一方を前記データ入力端へ及び
    シフトクロツク信号と計数信号の一方を前記クロ
    ツク入力端へ選択的に与える手段と を有し計数値を前記データ出力端を介して直列に
    出力可能なカウンタにおいて、 前記シフトクロツクの周波数を前記計数信号間
    隔中に前記シフトレジスタ中の全ビツトを出力可
    能なように定め、 シフト状態時に前記シフトクロツクと同期して
    前記データ出力端からの出力を前記データ入力端
    から直列に入力せしめる経路を設けることによ
    り、 前記計数を中断することなく前記計数値の現在
    値を外部へ直列に出力せしめることを特徴とする
    カウンタ。
JP1984193250U 1975-02-07 1984-12-20 カウンタ Granted JPS60136547U (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US05/548,048 US3978413A (en) 1975-02-07 1975-02-07 Modulus counter circuit utilizing serial access
US548048 1990-07-05

Publications (2)

Publication Number Publication Date
JPS60136547U JPS60136547U (ja) 1985-09-10
JPS6114203Y2 true JPS6114203Y2 (ja) 1986-05-02

Family

ID=24187183

Family Applications (2)

Application Number Title Priority Date Filing Date
JP51007395A Pending JPS5259561A (en) 1975-02-07 1976-01-26 Counter
JP1984193250U Granted JPS60136547U (ja) 1975-02-07 1984-12-20 カウンタ

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP51007395A Pending JPS5259561A (en) 1975-02-07 1976-01-26 Counter

Country Status (2)

Country Link
US (1) US3978413A (ja)
JP (2) JPS5259561A (ja)

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Also Published As

Publication number Publication date
JPS5259561A (en) 1977-05-17
US3978413A (en) 1976-08-31
JPS60136547U (ja) 1985-09-10

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