JPH0555527A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0555527A JPH0555527A JP3242616A JP24261691A JPH0555527A JP H0555527 A JPH0555527 A JP H0555527A JP 3242616 A JP3242616 A JP 3242616A JP 24261691 A JP24261691 A JP 24261691A JP H0555527 A JPH0555527 A JP H0555527A
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- gate electrode
- transistor
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
- H10B10/125—Static random access memory [SRAM] devices comprising a MOSFET load element the MOSFET being a thin film transistor [TFT]
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/903—FET configuration adapted for use as static memory cell
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Abstract
(57)【要約】
【目的】 薄膜トランジスタ(TFT)のゲート電極の
端部とドレイン領域との間の電界によるホットキャリア
の発生を防止し、特性の劣化を防止する。 【構成】 完全CMOS型メモリセルの負荷トランジス
タとしてのpチャネルTFTのゲート電極8の端部の側
壁にサイドウォールスペーサ9を形成し、このゲート電
極8の端部と、この端部を覆うように形成される多結晶
シリコン膜11中に形成されるドレイン領域13との間
の電界を緩和する。
端部とドレイン領域との間の電界によるホットキャリア
の発生を防止し、特性の劣化を防止する。 【構成】 完全CMOS型メモリセルの負荷トランジス
タとしてのpチャネルTFTのゲート電極8の端部の側
壁にサイドウォールスペーサ9を形成し、このゲート電
極8の端部と、この端部を覆うように形成される多結晶
シリコン膜11中に形成されるドレイン領域13との間
の電界を緩和する。
Description
【0001】
【産業上の利用分野】本発明は、薄膜トランジスタ(T
FT)を有する半導体装置に関するものである。
FT)を有する半導体装置に関するものである。
【0002】
【従来の技術】MOSスタティックRAMの一種に、完
全CMOS型メモリセルを用いたものがある。図2に示
すように、この完全CMOS型メモリセルは、ドライバ
トランジスタQ1 及び負荷トランジスタQ2 からなる第
1のインバータとドライバトランジスタQ3 及び負荷ト
ランジスタQ4 からなる第2のインバータとの一対のイ
ンバータの一方の入力を他方の出力に接続してフリップ
フロップ回路を構成し、セル外とのデータのやりとりの
ために一対のアクセストランジスタQ5 及びQ6 を設け
たものである。図中、WLはワード線、BL及びBL′
は夫々ビット線を示す。VDDは電源電圧である。
全CMOS型メモリセルを用いたものがある。図2に示
すように、この完全CMOS型メモリセルは、ドライバ
トランジスタQ1 及び負荷トランジスタQ2 からなる第
1のインバータとドライバトランジスタQ3 及び負荷ト
ランジスタQ4 からなる第2のインバータとの一対のイ
ンバータの一方の入力を他方の出力に接続してフリップ
フロップ回路を構成し、セル外とのデータのやりとりの
ために一対のアクセストランジスタQ5 及びQ6 を設け
たものである。図中、WLはワード線、BL及びBL′
は夫々ビット線を示す。VDDは電源電圧である。
【0003】近年、上述の完全CMOS型メモリセルの
負荷トランジスタQ2 及びQ4 を、pチャネルの薄膜ト
ランジスタ(TFT: Thin Film Transistor )により
形成することが行われている。図3に、この負荷トラン
ジスタとしてのpチャネルTFTの要部断面図を示す。
図中、符号101は層間絶縁膜、102はゲート電極、
103はゲート絶縁膜、104は多結晶シリコン膜を夫
々示す。ここで、多結晶シリコン膜104は、ゲート電
極102の一端部を覆うように形成されている。この多
結晶シリコン膜104中には、p+ 型のソース領域10
5及びドレイン領域106が夫々形成されている。そし
て、これらのゲート電極102、ソース領域105及び
ドレイン領域106により、負荷トランジスタとしての
pチャネルTFTが形成されている。
負荷トランジスタQ2 及びQ4 を、pチャネルの薄膜ト
ランジスタ(TFT: Thin Film Transistor )により
形成することが行われている。図3に、この負荷トラン
ジスタとしてのpチャネルTFTの要部断面図を示す。
図中、符号101は層間絶縁膜、102はゲート電極、
103はゲート絶縁膜、104は多結晶シリコン膜を夫
々示す。ここで、多結晶シリコン膜104は、ゲート電
極102の一端部を覆うように形成されている。この多
結晶シリコン膜104中には、p+ 型のソース領域10
5及びドレイン領域106が夫々形成されている。そし
て、これらのゲート電極102、ソース領域105及び
ドレイン領域106により、負荷トランジスタとしての
pチャネルTFTが形成されている。
【0004】
【発明が解決しようとする課題】図3に示すように、従
来の完全CMOS型メモリセルにおいて、負荷トランジ
スタとしてのpチャネルTFTのドレイン領域106
は、通常、その端部がゲート電極102の一端部と近接
して形成される。このため、動作時において、このゲー
ト電極102の端部とドレイン領域106との間の電界
によりホットキャリアが発生し、負荷トランジスタとし
てのpチャネルTFTの特性が劣化してしまうという問
題があった。
来の完全CMOS型メモリセルにおいて、負荷トランジ
スタとしてのpチャネルTFTのドレイン領域106
は、通常、その端部がゲート電極102の一端部と近接
して形成される。このため、動作時において、このゲー
ト電極102の端部とドレイン領域106との間の電界
によりホットキャリアが発生し、負荷トランジスタとし
てのpチャネルTFTの特性が劣化してしまうという問
題があった。
【0005】そこで、本発明の目的は、薄膜トランジス
タのゲート電極の端部とドレイン領域との間の電界によ
るホットキャリアの発生を防止し、薄膜トランジスタの
特性の劣化を防止することができる半導体装置を提供す
ることである。
タのゲート電極の端部とドレイン領域との間の電界によ
るホットキャリアの発生を防止し、薄膜トランジスタの
特性の劣化を防止することができる半導体装置を提供す
ることである。
【0006】
【課題を解決するための手段】上述した課題を解決する
ために、本発明では、ゲート電極と、ゲート絶縁膜を介
して少なくとも前記ゲート電極の一端部を覆うように形
成された半導体薄膜とにより形成された薄膜トランジス
タを有する半導体装置において、前記ゲート電極の少な
くとも前記一端部の側壁にサイドウォールスペーサを形
成している。
ために、本発明では、ゲート電極と、ゲート絶縁膜を介
して少なくとも前記ゲート電極の一端部を覆うように形
成された半導体薄膜とにより形成された薄膜トランジス
タを有する半導体装置において、前記ゲート電極の少な
くとも前記一端部の側壁にサイドウォールスペーサを形
成している。
【0007】
【作用】本発明の半導体装置においては、薄膜トランジ
スタのゲート電極の少なくとも一端部の側壁にサイドウ
ォールスペーサを形成しているので、ゲート電極の端部
と半導体薄膜中に形成されるドレイン領域との間の距離
はこのサイドウォールスペーサの幅の分だけ大きくな
り、従って、動作時におけるゲート電極の端部とドレイ
ン領域との間の電界が緩和される。これにより、ゲート
電極の端部とドレイン領域との間の電界によるホットキ
ャリアの発生を防止することができ、薄膜トランジスタ
の特性の劣化を防止することができる。
スタのゲート電極の少なくとも一端部の側壁にサイドウ
ォールスペーサを形成しているので、ゲート電極の端部
と半導体薄膜中に形成されるドレイン領域との間の距離
はこのサイドウォールスペーサの幅の分だけ大きくな
り、従って、動作時におけるゲート電極の端部とドレイ
ン領域との間の電界が緩和される。これにより、ゲート
電極の端部とドレイン領域との間の電界によるホットキ
ャリアの発生を防止することができ、薄膜トランジスタ
の特性の劣化を防止することができる。
【0008】
【実施例】以下、本発明を実施例につき図1を参照しな
がら説明する。
がら説明する。
【0009】図1は、本発明の一実施例による完全CM
OS型スタティックRAMの要部を示す断面図である。
この完全CMOS型スタティックRAMのメモリセルの
等価回路は図2に示す通りである。
OS型スタティックRAMの要部を示す断面図である。
この完全CMOS型スタティックRAMのメモリセルの
等価回路は図2に示す通りである。
【0010】図1において、符号1はp型のシリコン基
板、2は二酸化シリコン膜からなるゲート絶縁膜、3は
ゲート電極、WLはワード線を夫々示す。ゲート電極3
及びワード線WLは、例えば一層目の多結晶シリコン膜
や、多結晶シリコン膜上に高融点金属シリサイド膜を重
ねたポリサイド膜により形成される。
板、2は二酸化シリコン膜からなるゲート絶縁膜、3は
ゲート電極、WLはワード線を夫々示す。ゲート電極3
及びワード線WLは、例えば一層目の多結晶シリコン膜
や、多結晶シリコン膜上に高融点金属シリサイド膜を重
ねたポリサイド膜により形成される。
【0011】符号4、5、6は、ソース領域若しくはド
レイン領域として用いられるn+ 型の拡散層を夫々示
す。そして、ゲート電極3と拡散層4及び5により、ド
ライバトランジスタ(例えば、図2のQ1 )としてのn
チャネルMOSトランジスタが形成される。また、ワー
ド線WLと拡散層5及び6により、アクセストランジス
タ(例えば、図2のQ5 )としてのnチャネルMOSト
ランジスタが形成される。
レイン領域として用いられるn+ 型の拡散層を夫々示
す。そして、ゲート電極3と拡散層4及び5により、ド
ライバトランジスタ(例えば、図2のQ1 )としてのn
チャネルMOSトランジスタが形成される。また、ワー
ド線WLと拡散層5及び6により、アクセストランジス
タ(例えば、図2のQ5 )としてのnチャネルMOSト
ランジスタが形成される。
【0012】符号7は、例えば二酸化シリコン膜やリン
シリケートガラス(PSG)膜のような層間絶縁膜を示
す。また、符号8はゲート電極を示す。このゲート電極
8は、例えば二層目の多結晶シリコン膜やポリサイド膜
により形成され、それらの膜厚は例えば3000Å程度
である。このゲート電極8は、層間絶縁膜7に形成され
たコンタクトホールC1 を通じて、拡散層5にコンタク
トしている。
シリケートガラス(PSG)膜のような層間絶縁膜を示
す。また、符号8はゲート電極を示す。このゲート電極
8は、例えば二層目の多結晶シリコン膜やポリサイド膜
により形成され、それらの膜厚は例えば3000Å程度
である。このゲート電極8は、層間絶縁膜7に形成され
たコンタクトホールC1 を通じて、拡散層5にコンタク
トしている。
【0013】この実施例においては、ゲート電極8の端
部の側壁に、例えば二酸化シリコンからなるサイドウォ
ールスペーサ9が形成されている。このサイドウォール
スペーサ9は、ゲート電極8を形成した後に基板全面に
二酸化シリコン膜を形成し、この二酸化シリコン膜をエ
ッチバックすることにより形成される。このサイドウォ
ールスペーサ9の幅は例えば0.2〜0.3μmであ
る。
部の側壁に、例えば二酸化シリコンからなるサイドウォ
ールスペーサ9が形成されている。このサイドウォール
スペーサ9は、ゲート電極8を形成した後に基板全面に
二酸化シリコン膜を形成し、この二酸化シリコン膜をエ
ッチバックすることにより形成される。このサイドウォ
ールスペーサ9の幅は例えば0.2〜0.3μmであ
る。
【0014】符号10は、例えば二酸化シリコン膜のよ
うなゲート絶縁膜を示す。このゲート絶縁膜10の膜厚
は例えば100〜300Åである。符号11は、例えば
三層目の多結晶シリコン膜を示す。この多結晶シリコン
膜11は、ゲート絶縁膜10を介してゲート電極8の一
端部を覆うように形成されている。この多結晶シリコン
膜11の膜厚は例えば500〜1000Åである。この
多結晶シリコン膜11中には、p+ 型のソース領域12
及びドレイン領域13が夫々形成されている。そして、
これらのゲート電極8、ソース領域12及びドレイン領
域13により、負荷トランジスタ(例えば、図2の
Q4 )としてのpチャネルTFTが形成される。
うなゲート絶縁膜を示す。このゲート絶縁膜10の膜厚
は例えば100〜300Åである。符号11は、例えば
三層目の多結晶シリコン膜を示す。この多結晶シリコン
膜11は、ゲート絶縁膜10を介してゲート電極8の一
端部を覆うように形成されている。この多結晶シリコン
膜11の膜厚は例えば500〜1000Åである。この
多結晶シリコン膜11中には、p+ 型のソース領域12
及びドレイン領域13が夫々形成されている。そして、
これらのゲート電極8、ソース領域12及びドレイン領
域13により、負荷トランジスタ(例えば、図2の
Q4 )としてのpチャネルTFTが形成される。
【0015】符号14は、例えばPSG膜のような層間
絶縁膜を示す。また、BLは、例えばアルミニウム膜に
より形成されたビット線を示す。このビット線BLは、
層間絶縁膜7及び14に形成されたコンタクトホールC
2 を通じて、アクセストランジスタ(例えば、図2のQ
5 )のソース領域としての拡散層6にコンタクトしてい
る。
絶縁膜を示す。また、BLは、例えばアルミニウム膜に
より形成されたビット線を示す。このビット線BLは、
層間絶縁膜7及び14に形成されたコンタクトホールC
2 を通じて、アクセストランジスタ(例えば、図2のQ
5 )のソース領域としての拡散層6にコンタクトしてい
る。
【0016】上述の如く、この実施例の完全CMOS型
スタティックRAMにおいては、負荷トランジスタとし
てのpチャネルTFTのゲート電極8の端部の側壁にサ
イドウォールスペーサ9を形成して、このゲート電極8
の端部とドレイン領域13との間の距離を、このサイド
ウォールスペーサ9の幅だけ従来に比べて大きくしてい
るので、動作時におけるゲート電極8の端部とドレイン
領域13との間の電界を緩和することができる。このた
め、ゲート電極8の端部とドレイン領域13との間の電
界によるホットキャリアの発生を有効に防止することが
でき、負荷トランジスタとしてのpチャネルTFTの特
性の劣化を防止することができて、信頼性の向上を図る
ことができる。
スタティックRAMにおいては、負荷トランジスタとし
てのpチャネルTFTのゲート電極8の端部の側壁にサ
イドウォールスペーサ9を形成して、このゲート電極8
の端部とドレイン領域13との間の距離を、このサイド
ウォールスペーサ9の幅だけ従来に比べて大きくしてい
るので、動作時におけるゲート電極8の端部とドレイン
領域13との間の電界を緩和することができる。このた
め、ゲート電極8の端部とドレイン領域13との間の電
界によるホットキャリアの発生を有効に防止することが
でき、負荷トランジスタとしてのpチャネルTFTの特
性の劣化を防止することができて、信頼性の向上を図る
ことができる。
【0017】また、ゲート電極8の端部とドレイン領域
13との間の距離を、サイドウォールスペーサ9を形成
することによって制御するので、その距離の制御を非常
に簡便且つ高精度に行うことができる。
13との間の距離を、サイドウォールスペーサ9を形成
することによって制御するので、その距離の制御を非常
に簡便且つ高精度に行うことができる。
【0018】以上、本発明の一実施例を具体的に説明し
たが、本発明は上述の実施例に限定されるものではな
い。
たが、本発明は上述の実施例に限定されるものではな
い。
【0019】例えば、上述の実施例においては、メモリ
セルの負荷トランジスタをTFTにより形成した完全C
MOS型スタティックRAMに本発明を適用した場合に
ついて説明したが、本発明は、完全CMOS型スタティ
ックRAMに限らず、TFTを有する各種の半導体装置
に適用することが可能である。
セルの負荷トランジスタをTFTにより形成した完全C
MOS型スタティックRAMに本発明を適用した場合に
ついて説明したが、本発明は、完全CMOS型スタティ
ックRAMに限らず、TFTを有する各種の半導体装置
に適用することが可能である。
【0020】
【発明の効果】以上に説明したように、本発明によれ
ば、薄膜トランジスタのゲート電極の少なくとも一端部
の側壁にサイドウォールスペーサを形成しているので、
ゲート電極の端部とドレイン領域との間の電界によるホ
ットキャリアの発生を防止することができ、薄膜トラン
ジスタの特性の劣化を防止することができる。
ば、薄膜トランジスタのゲート電極の少なくとも一端部
の側壁にサイドウォールスペーサを形成しているので、
ゲート電極の端部とドレイン領域との間の電界によるホ
ットキャリアの発生を防止することができ、薄膜トラン
ジスタの特性の劣化を防止することができる。
【図1】本発明の一実施例による完全CMOS型スタテ
ィックRAMの要部を示す断面図である。
ィックRAMの要部を示す断面図である。
【図2】完全CMOS型メモリセルの等価回路を示す回
路図である。
路図である。
【図3】従来の完全CMOS型スタティックRAMにお
ける負荷トランジスタとしてのpチャネルTFTを示す
断面図である。
ける負荷トランジスタとしてのpチャネルTFTを示す
断面図である。
1 シリコン基板 8 ゲート電極 9 サイドウォールスペーサ 10 ゲート絶縁膜 11 多結晶シリコン膜 12 ソース領域 13 ドレイン領域 Q1 、Q3 ドライバトランジスタ Q2 、Q4 負荷トランジスタ Q5 、Q6 アクセストランジスタ
Claims (2)
- 【請求項1】 ゲート電極と、ゲート絶縁膜を介して少
なくとも前記ゲート電極の一端部を覆うように形成され
た半導体薄膜とにより形成された薄膜トランジスタを有
する半導体装置において、 前記ゲート電極の少なくとも前記一端部の側壁にサイド
ウォールスペーサが形成されていることを特徴とする半
導体装置。 - 【請求項2】 前記半導体装置が完全CMOS型メモリ
セルを用いたスタティックRAMであり、前記薄膜トラ
ンジスタが前記完全CMOS型メモリセルの負荷トラン
ジスタである請求項1に記載の半導体装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3242616A JPH0555527A (ja) | 1991-08-28 | 1991-08-28 | 半導体装置 |
US08/239,271 US5414277A (en) | 1991-08-28 | 1994-05-02 | Thin film transistor which prevents generation of hot carriers |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3242616A JPH0555527A (ja) | 1991-08-28 | 1991-08-28 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0555527A true JPH0555527A (ja) | 1993-03-05 |
Family
ID=17091710
Family Applications (1)
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JP (1) | JPH0555527A (ja) |
Families Citing this family (4)
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1991
- 1991-08-28 JP JP3242616A patent/JPH0555527A/ja not_active Withdrawn
-
1994
- 1994-05-02 US US08/239,271 patent/US5414277A/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US5414277A (en) | 1995-05-09 |
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Legal Events
Date | Code | Title | Description |
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A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981112 |