JP2678091B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP2678091B2 JP2678091B2 JP2403500A JP40350090A JP2678091B2 JP 2678091 B2 JP2678091 B2 JP 2678091B2 JP 2403500 A JP2403500 A JP 2403500A JP 40350090 A JP40350090 A JP 40350090A JP 2678091 B2 JP2678091 B2 JP 2678091B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- gate electrode
- load
- gate
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Thin Film Transistor (AREA)
Description
【０００１】
【産業上の利用分野】本発明はセル面積を縮小し、かつ
負荷トランジスタのオフ電流を減少させた半導体装置に
関する。
負荷トランジスタのオフ電流を減少させた半導体装置に
関する。
【０００２】
【従来の技術】近年、大容量のスタティックＲＡＭ（Ｓ
ＲＡＭ）はその低消費電力性，高速性を生かしてポータ
ブル機器や大型コンピュータの主記憶装置などに広く用
いられている。特に最近では、バッテリバックアップ用
途のために待機時の消費電流（スタンバイ電流）を抑制
した大容量ＳＲＡＭの開発が積極的に行われている。
ＲＡＭ）はその低消費電力性，高速性を生かしてポータ
ブル機器や大型コンピュータの主記憶装置などに広く用
いられている。特に最近では、バッテリバックアップ用
途のために待機時の消費電流（スタンバイ電流）を抑制
した大容量ＳＲＡＭの開発が積極的に行われている。
【０００３】以下に従来の低スタンバイ電流の大容量Ｓ
ＲＡＭに使用されているメモリセルについて説明する。
ＲＡＭに使用されているメモリセルについて説明する。
【０００４】図４（ａ）は一般的なＳＲＡＭのメモリセ
ルの回路図、図４（ｂ）は同ＳＲＡＭの平面図、図４
（ｃ）は図４（ｂ）をＡ−Ａ′線で切断した断面図であ
る。
ルの回路図、図４（ｂ）は同ＳＲＡＭの平面図、図４
（ｃ）は図４（ｂ）をＡ−Ａ′線で切断した断面図であ
る。
【０００５】図４（ａ）において、１，２はそれぞれア
ルミ（Ａｌ）−シリコン（Ｓｉ）−銅（Ｃｕ）薄膜等の
材料を使用したビット線、３はポリサイド膜または多結
晶シリコン膜で形成されたワード線、４はＶcc、５はＶ
ss、６，７はそれぞれセルからの情報を読み出し、また
はセルへ情報を書き込むアクセストランジスタ、８，９
はそれぞれインバータの駆動トランジスタ、１０，１１
はそれぞれ薄膜トランジスタ（以下ＴＦＴと称する）で
形成されたインバータの負荷トランジスタ（以下ＴＦＴ
負荷と称する）、１２，１３はそれぞれ“Ｈｉｇｈ”の
情報と“Ｌｏｗ”の情報を保持するノードであり、この
ようなメモリセルで一般的なＳＲＡＭが構成される。ま
た図４（ｂ）に示すように、従来のメモリセルではＴＦ
Ｔ負荷１０のゲートと駆動トランジスタ８のゲート、Ｔ
ＦＴ負荷１１のゲートと駆動トランジスタ９のゲートと
を共通にする構造がとられてきた。図４（ｃ）では一組
の駆動トランジスタ８とＴＦＴ負荷１０に関する部分の
断面構造を示している。図において、大半の符号は図１
（ａ），（ｂ）と同一箇所には同一符号を付している。
なお３ａは駆動トランジスタ８のゲート電極、３ｂはア
クセストランジスタ７のゲート電極、１４はＮ型シリコ
ン基板、１５はＰウエル、１６ａ，１６ｂはＰ+領域で
トランジスタの分離領域、１７ａ，１７ｂはＮ+領域で
アクセストランジスタ７のソースまたはドレイン、１８
はシリコン酸化膜、１８ａは駆動トランジスタ８のゲー
ト酸化膜、１８ｂはＴＦＴ負荷１０のゲート酸化膜、１
８ｃはアクセストランジスタ７のゲート酸化膜、１９は
ＴＦＴ負荷を形成するための半導体薄膜層、１９ａ，１
９ｂはそれぞれＴＦＴ負荷１０のソースまたはドレイン
である。このように駆動トランジスタ８とＴＦＴ負荷１
０とはそのゲート３ａを共有していた。
ルミ（Ａｌ）−シリコン（Ｓｉ）−銅（Ｃｕ）薄膜等の
材料を使用したビット線、３はポリサイド膜または多結
晶シリコン膜で形成されたワード線、４はＶcc、５はＶ
ss、６，７はそれぞれセルからの情報を読み出し、また
はセルへ情報を書き込むアクセストランジスタ、８，９
はそれぞれインバータの駆動トランジスタ、１０，１１
はそれぞれ薄膜トランジスタ（以下ＴＦＴと称する）で
形成されたインバータの負荷トランジスタ（以下ＴＦＴ
負荷と称する）、１２，１３はそれぞれ“Ｈｉｇｈ”の
情報と“Ｌｏｗ”の情報を保持するノードであり、この
ようなメモリセルで一般的なＳＲＡＭが構成される。ま
た図４（ｂ）に示すように、従来のメモリセルではＴＦ
Ｔ負荷１０のゲートと駆動トランジスタ８のゲート、Ｔ
ＦＴ負荷１１のゲートと駆動トランジスタ９のゲートと
を共通にする構造がとられてきた。図４（ｃ）では一組
の駆動トランジスタ８とＴＦＴ負荷１０に関する部分の
断面構造を示している。図において、大半の符号は図１
（ａ），（ｂ）と同一箇所には同一符号を付している。
なお３ａは駆動トランジスタ８のゲート電極、３ｂはア
クセストランジスタ７のゲート電極、１４はＮ型シリコ
ン基板、１５はＰウエル、１６ａ，１６ｂはＰ+領域で
トランジスタの分離領域、１７ａ，１７ｂはＮ+領域で
アクセストランジスタ７のソースまたはドレイン、１８
はシリコン酸化膜、１８ａは駆動トランジスタ８のゲー
ト酸化膜、１８ｂはＴＦＴ負荷１０のゲート酸化膜、１
８ｃはアクセストランジスタ７のゲート酸化膜、１９は
ＴＦＴ負荷を形成するための半導体薄膜層、１９ａ，１
９ｂはそれぞれＴＦＴ負荷１０のソースまたはドレイン
である。このように駆動トランジスタ８とＴＦＴ負荷１
０とはそのゲート３ａを共有していた。
【０００６】
【発明が解決しようとする課題】しかしながら上記従来
の構成では、駆動トランジスタのゲート電極に対してＴ
ＦＴ負荷のチャネルをオンラインで一致させる必要があ
り、駆動トランジスタのゲート電極が短チャネル化して
いった場合、マスク合わせの余裕度が減少していくとい
った課題を有していた。
の構成では、駆動トランジスタのゲート電極に対してＴ
ＦＴ負荷のチャネルをオンラインで一致させる必要があ
り、駆動トランジスタのゲート電極が短チャネル化して
いった場合、マスク合わせの余裕度が減少していくとい
った課題を有していた。
【０００７】本発明は上記従来の課題を解決するもの
で、駆動トランジスタのゲートが短チャネル化してもＴ
ＦＴ負荷のマクス合わせの余裕度が十分に確保できる半
導体装置を提供することを目的とする。
で、駆動トランジスタのゲートが短チャネル化してもＴ
ＦＴ負荷のマクス合わせの余裕度が十分に確保できる半
導体装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】この目的を達成するため
に本発明の半導体装置は、一導電型の半導体層内に逆導
電型のソース，ドレイン領域が形成され、前記ソース，
ドレイン領域間に第１のゲート絶縁膜を介して第１のゲ
ート電極が形成された第１の駆動トランジスタと、同第
１の駆動トランジスタの上に絶縁層を介して第２のゲー
ト電極が形成され、同第２のゲート電極の上に第２のゲ
ート絶縁膜を介して積層された半導体薄膜層にソース，
ドレイン領域が形成された第１の負荷トランジスタと、
前記第１の駆動トランジスタの近辺に同第１の駆動トラ
ンジスタと同じ構成で形成された第２の駆動トランジス
タと、同第２の駆動トランジスタの上に前記第１の負荷
トランジスタと同じ構成で形成された第２の負荷トラン
ジスタとを備えるとともに、前記第１の駆動トランジス
タのゲート電極が前記第２の負荷トランジスタのゲート
電極に接続され、前記第２の駆動トランジスタのゲート
電極が前記第１の負荷トランジスタのゲート電極に接続
された相補型ＭＯＳ回路を構成したものである。
に本発明の半導体装置は、一導電型の半導体層内に逆導
電型のソース，ドレイン領域が形成され、前記ソース，
ドレイン領域間に第１のゲート絶縁膜を介して第１のゲ
ート電極が形成された第１の駆動トランジスタと、同第
１の駆動トランジスタの上に絶縁層を介して第２のゲー
ト電極が形成され、同第２のゲート電極の上に第２のゲ
ート絶縁膜を介して積層された半導体薄膜層にソース，
ドレイン領域が形成された第１の負荷トランジスタと、
前記第１の駆動トランジスタの近辺に同第１の駆動トラ
ンジスタと同じ構成で形成された第２の駆動トランジス
タと、同第２の駆動トランジスタの上に前記第１の負荷
トランジスタと同じ構成で形成された第２の負荷トラン
ジスタとを備えるとともに、前記第１の駆動トランジス
タのゲート電極が前記第２の負荷トランジスタのゲート
電極に接続され、前記第２の駆動トランジスタのゲート
電極が前記第１の負荷トランジスタのゲート電極に接続
された相補型ＭＯＳ回路を構成したものである。
【０００９】
【作用】この構成によって、ＴＦＴ負荷を駆動トランジ
スタとは無関係に位置決めすることができる。したがっ
て、駆動トランジスタのゲート電極が短チャネル化して
もＴＦＴ負荷のマスク合わせの余裕度を十分に確保する
ことができる。
スタとは無関係に位置決めすることができる。したがっ
て、駆動トランジスタのゲート電極が短チャネル化して
もＴＦＴ負荷のマスク合わせの余裕度を十分に確保する
ことができる。
【００１０】
【実施例】以下本発明の一実施例について図１〜図３の
図面を参照しながら説明する。なお、図１〜図３におい
て、図４（ａ）〜（ｃ）に示す従来例と同一箇所には同
一符号を付して詳細説明を省略し、異なる点についての
み説明する。
図面を参照しながら説明する。なお、図１〜図３におい
て、図４（ａ）〜（ｃ）に示す従来例と同一箇所には同
一符号を付して詳細説明を省略し、異なる点についての
み説明する。
【００１１】図１（ａ）は本発明の一実施例における半
導体装置の断面図である。図に示すようにＴＦＴ負荷１
１は、膜厚２００〜３００nmのゲート電極２０、膜厚２
０〜５０nmのゲート酸化膜１８ｃおよび１０〜４０nmの
多結晶シリコン膜またはアモルファスシリコン膜等の半
導体薄膜層１９を能動層として構成されている。またゲ
ート電極２０はシリコン酸化膜１８ｄによって駆動トラ
ンジスタ８のゲート電極３ａとは絶縁されている。図４
（ｂ）に示す従来例と異なる点は駆動トランジスタ８の
ゲート電極３ａとＴＦＴ負荷１１のゲート電極２０が独
立に設けられていることにあり、したがってＴＦＴ負荷
１１のゲート幅とゲート長は駆動トランジスタ８とは無
関係に設定することができる。すなわち駆動トランジス
タ８の位置には無関係にＴＦＴ負荷１１を設置できるこ
とからセル面積を縮小できることになる。また図１
（ｂ）は本発明の一実施例における半導体装置の平面図
であり、ＴＦＴ負荷１０，１１のゲート電極２０が設け
られている状態を示している。
導体装置の断面図である。図に示すようにＴＦＴ負荷１
１は、膜厚２００〜３００nmのゲート電極２０、膜厚２
０〜５０nmのゲート酸化膜１８ｃおよび１０〜４０nmの
多結晶シリコン膜またはアモルファスシリコン膜等の半
導体薄膜層１９を能動層として構成されている。またゲ
ート電極２０はシリコン酸化膜１８ｄによって駆動トラ
ンジスタ８のゲート電極３ａとは絶縁されている。図４
（ｂ）に示す従来例と異なる点は駆動トランジスタ８の
ゲート電極３ａとＴＦＴ負荷１１のゲート電極２０が独
立に設けられていることにあり、したがってＴＦＴ負荷
１１のゲート幅とゲート長は駆動トランジスタ８とは無
関係に設定することができる。すなわち駆動トランジス
タ８の位置には無関係にＴＦＴ負荷１１を設置できるこ
とからセル面積を縮小できることになる。また図１
（ｂ）は本発明の一実施例における半導体装置の平面図
であり、ＴＦＴ負荷１０，１１のゲート電極２０が設け
られている状態を示している。
【００１２】次に本発明の第２の実施例について、図２
を参照しながら説明する。図２において、ゲート絶縁膜
２１が膜厚２０〜５０nmのシリコン窒化膜で形成されて
いる以外は図１（ａ）に示す実施例と同じである。一般
に負荷トランジスタ１１のしきい値電圧Ｖthは（数１）
であたえられる。
を参照しながら説明する。図２において、ゲート絶縁膜
２１が膜厚２０〜５０nmのシリコン窒化膜で形成されて
いる以外は図１（ａ）に示す実施例と同じである。一般
に負荷トランジスタ１１のしきい値電圧Ｖthは（数１）
であたえられる。
【００１３】
【数１】
【００１４】ここでφFはフェルミポテンシャル、εは
ゲート絶縁膜２１の誘電率、ε0は真空誘電率、ｑは素
電荷、ＮAは空乏層のアクセプタ密度、ｄはゲート絶縁
膜２１の厚さである。（数１）に示すように、ゲート絶
縁膜２１としてシリコン窒化膜を用いた場合、その誘電
率がシリコン酸化膜より大きいためにＶthの低電圧化が
可能となる。したってＳＲＡＭセルの電源電圧Ｖcc４の
低電圧化が可能となる。すなわち０．５μｍ以下の設計
ルールによるＳＲＡＭでは電源電圧Ｖcc４の低電圧化が
必須であり、本実施例の構造が適している。
ゲート絶縁膜２１の誘電率、ε0は真空誘電率、ｑは素
電荷、ＮAは空乏層のアクセプタ密度、ｄはゲート絶縁
膜２１の厚さである。（数１）に示すように、ゲート絶
縁膜２１としてシリコン窒化膜を用いた場合、その誘電
率がシリコン酸化膜より大きいためにＶthの低電圧化が
可能となる。したってＳＲＡＭセルの電源電圧Ｖcc４の
低電圧化が可能となる。すなわち０．５μｍ以下の設計
ルールによるＳＲＡＭでは電源電圧Ｖcc４の低電圧化が
必須であり、本実施例の構造が適している。
【００１５】またＴＦＴ負荷１１を流れる電流は（数
２）で与えられるゲート絶縁膜２１の容量ＣG に比例す
る。
２）で与えられるゲート絶縁膜２１の容量ＣG に比例す
る。
【００１６】
【数２】
【００１７】したがってシリコン酸化膜より大きい誘電
率を持つシリコン窒化膜をゲート絶縁膜２１として用い
れば、ＴＦＴ負荷の電流駆動能力を大きくすることがで
きる。
率を持つシリコン窒化膜をゲート絶縁膜２１として用い
れば、ＴＦＴ負荷の電流駆動能力を大きくすることがで
きる。
【００１８】また図１に示す半導体装置の出力側にソー
スまたはドレインのいずれかを結合したアクセストラン
ジスタを付加した半導体装置を２組用いて図４（ａ）に
示すメモリセルを構成することによる。低電圧動作にお
いて高い対雑音能力を有するＳＲＡＭを実現できる。
スまたはドレインのいずれかを結合したアクセストラン
ジスタを付加した半導体装置を２組用いて図４（ａ）に
示すメモリセルを構成することによる。低電圧動作にお
いて高い対雑音能力を有するＳＲＡＭを実現できる。
【００１９】図４（ａ）のＳＲＡＭセル内の記憶ノード
１２または１３が“Ｈｉｇｈ”の情報を記憶している場
合、ノード電圧が低下した場合の電圧の回復はＴＦＴ負
荷１１のオン電流によって行われる。したがって、電流
駆動能力を高くすることによって、電圧の回復時間を短
くすることができ、セルの対雑音能力を高めることがで
きる。
１２または１３が“Ｈｉｇｈ”の情報を記憶している場
合、ノード電圧が低下した場合の電圧の回復はＴＦＴ負
荷１１のオン電流によって行われる。したがって、電流
駆動能力を高くすることによって、電圧の回復時間を短
くすることができ、セルの対雑音能力を高めることがで
きる。
【００２０】なお、本実施例では、シリコン窒化膜の場
合を示したが、シリコン酸化膜−シリコン窒化膜−シリ
コン酸化膜またはシリコン酸化膜−シリコン窒化膜など
の多層膜、さらにはタンタル酸化膜やＰＬＺＴなどの他
の高誘電率膜を用いても同様な効果が得られることは言
うまでもない。
合を示したが、シリコン酸化膜−シリコン窒化膜−シリ
コン酸化膜またはシリコン酸化膜−シリコン窒化膜など
の多層膜、さらにはタンタル酸化膜やＰＬＺＴなどの他
の高誘電率膜を用いても同様な効果が得られることは言
うまでもない。
【００２１】次に本発明の第３の実施例について、図３
を参照しながら説明する。図３において、ドレインとな
るＰ+領域が低濃度領域１９ｃと高濃度領域１９ｂの２
つの領域で形成されている以外は、図１（ａ）と全く同
様である。ここで、高濃度領域１９ｂは、１０19〜１０
21／cm3程度であり、低濃度領域１９ｃは、１０17〜１
０19／cm3程度である。一般に多結晶シリコンＴＦＴ
は、ゲート，ドレイン間の電界に起因するフィールドエ
ミッションにより、ドレイン電圧増加にともなってオフ
電流は増加する。したがってＴＦＴ負荷１１のオフ電流
は、Ｖcc４に高電圧（５〜５．５Ｖ）が印加される場
合、増加することになり、ＳＲＡＭの動作時の消費電流
あるいはスタンバイ電流の増加を招くことになる。一
方、図３に示すように負荷トランジスタ１１のドレイン
が高濃度領域１９ｂと低濃度領域１９ｃの２つの領域に
よって形成されている場合、ゲート，ドレイン間の電界
は、低濃度領域１９ｃによって緩和されてＶcc４の増加
にともなうオフ電流の増加は著しく緩和される。すなわ
ちＳＲＡＭの移動時消費電流およびスタンバイ電流を著
しく減少させることができる。
を参照しながら説明する。図３において、ドレインとな
るＰ+領域が低濃度領域１９ｃと高濃度領域１９ｂの２
つの領域で形成されている以外は、図１（ａ）と全く同
様である。ここで、高濃度領域１９ｂは、１０19〜１０
21／cm3程度であり、低濃度領域１９ｃは、１０17〜１
０19／cm3程度である。一般に多結晶シリコンＴＦＴ
は、ゲート，ドレイン間の電界に起因するフィールドエ
ミッションにより、ドレイン電圧増加にともなってオフ
電流は増加する。したがってＴＦＴ負荷１１のオフ電流
は、Ｖcc４に高電圧（５〜５．５Ｖ）が印加される場
合、増加することになり、ＳＲＡＭの動作時の消費電流
あるいはスタンバイ電流の増加を招くことになる。一
方、図３に示すように負荷トランジスタ１１のドレイン
が高濃度領域１９ｂと低濃度領域１９ｃの２つの領域に
よって形成されている場合、ゲート，ドレイン間の電界
は、低濃度領域１９ｃによって緩和されてＶcc４の増加
にともなうオフ電流の増加は著しく緩和される。すなわ
ちＳＲＡＭの移動時消費電流およびスタンバイ電流を著
しく減少させることができる。
【００２２】なお、本実施例では、ドレイン側にのみ低
濃度領域１９ｃを設ける場合について示したが、ソース
側にも低濃度領域を設けて直列抵抗により実効的にＶcc
４の電圧を減少させても同様な効果が得られる。さら
に、第２の実施例として図２に示したように、ゲート絶
縁膜２１としてシリコン酸化膜換算誘電率４．５より大
なる高誘電率膜を用いた場合でも同様な効果が得られる
ことは言うまでもない。
濃度領域１９ｃを設ける場合について示したが、ソース
側にも低濃度領域を設けて直列抵抗により実効的にＶcc
４の電圧を減少させても同様な効果が得られる。さら
に、第２の実施例として図２に示したように、ゲート絶
縁膜２１としてシリコン酸化膜換算誘電率４．５より大
なる高誘電率膜を用いた場合でも同様な効果が得られる
ことは言うまでもない。
【００２３】
【発明の効果】以上のように本発明は、ＳＲＡＭセル面
積を縮小し、負荷トランジスタのオフ電流を減少させ、
かつ電流駆動能力を増加させるセル構造を提供するもの
であり、これにより低スタンバイ電流でかつＶccの低電
圧化に対しても高い対雑音能力をもつＳＲＡＭを実現す
ることができ、実用的にきわめて有効な半導体装置を提
供することができる。
積を縮小し、負荷トランジスタのオフ電流を減少させ、
かつ電流駆動能力を増加させるセル構造を提供するもの
であり、これにより低スタンバイ電流でかつＶccの低電
圧化に対しても高い対雑音能力をもつＳＲＡＭを実現す
ることができ、実用的にきわめて有効な半導体装置を提
供することができる。
【図１】 （ａ）は本発明の一実施例における半導体装置の断面図 （ｂ）は本発明の一実施例における半導体装置の平面図
【図２】本発明の第２の実施例における半導体装置の断
面図
面図
【図３】本発明の第３の実施例における半導体装置の断
面図
面図
【図４】 （ａ）は一般的なＳＲＡＭのメモリセルの回路図 （ｂ）は従来の半導体装置の平面図 （ｃ）は図４の（ｂ）をＡ−Ａ′線で切断した断面図
３ａ ゲート電極（第１のゲート電極） ８ 駆動トランジスタ（第１の駆動トランジスタ）１１ 負荷トランジスタ（第１の負荷トランジスタ） １５ Ｐウェル（半導体層） １６ａ ソース領域 １６ｂ ドレイン領域 １８ｃ ゲート絶縁膜 １８ｄ シリコン酸化膜（絶縁層） １９ 半導体薄膜層 １９ａ ソース領域 １９ｂ ドレイン領域 ２０ ゲート電極（第２のゲート電極）
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−144673（ＪＰ，Ａ) 特開 平２−273934（ＪＰ，Ａ) 特開 平２−129960（ＪＰ，Ａ)
Claims (2)
- 【請求項１】一導電型の半導体層内に逆導電型のソー
ス，ドレイン領域が形成され、前記ソース，ドレイン領
域間に第１のゲート絶縁膜を介して第１のゲート電極が
形成された第１の駆動トランジスタと、同第１の駆動ト
ランジスタの上に絶縁層を介して第２のゲート電極が形
成され、同第２のゲート電極の上に第２のゲート絶縁膜
を介して積層された半導体薄膜層にソース，ドレイン領
域が形成された第１の負荷トランジスタと、前記第１の
駆動トランジスタの近辺に同第１の駆動トランジスタと
同じ構成で形成された第２の駆動トランジスタと、同第
２の駆動トランジスタの上に前記第１の負荷トランジス
タと同じ構成で形成された第２の負荷トランジスタとを
備えるとともに、前記第１の駆動トランジスタのゲート
電極が前記第２の負荷トランジスタのゲート電極に接続
され、前記第２の駆動トランジスタのゲート電極が前記
第１の負荷トランジスタのゲート電極に接続された相補
型ＭＯＳ回路を構成したことを特徴とする半導体装置。 - 【請求項２】負荷トランジスタの少なくともドレイン領
域が同じ導電型で低濃度領域と高濃度領域を有し、前記
低濃度領域の一部が同負荷トランジスタのゲート電極の
一部と重なっていることを特徴とする請求項１記載の半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2403500A JP2678091B2 (ja) | 1990-12-19 | 1990-12-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2403500A JP2678091B2 (ja) | 1990-12-19 | 1990-12-19 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04217362A JPH04217362A (ja) | 1992-08-07 |
| JP2678091B2 true JP2678091B2 (ja) | 1997-11-17 |
Family
ID=18513238
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2403500A Expired - Lifetime JP2678091B2 (ja) | 1990-12-19 | 1990-12-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2678091B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2544417B2 (ja) * | 1987-11-30 | 1996-10-16 | 株式会社日立製作所 | 半導体集積回路装置 |
| JPH02129960A (ja) * | 1988-11-10 | 1990-05-18 | Sony Corp | 半導体メモリ |
| JPH02273934A (ja) * | 1989-04-17 | 1990-11-08 | Oki Electric Ind Co Ltd | 半導体素子およびその製造方法 |
-
1990
- 1990-12-19 JP JP2403500A patent/JP2678091B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04217362A (ja) | 1992-08-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5317178A (en) | Offset dual gate thin film field effect transistor | |
| US5592009A (en) | Semiconductor device having a floating node that can maintain a predetermined potential for long time, a semiconductor memory device having high data maintenance performance, and a method of manufacturing thereof | |
| US6639326B2 (en) | Full CMOS SRAM cell | |
| US6801449B2 (en) | Semiconductor memory device | |
| JP2003060087A (ja) | 半導体記憶装置 | |
| JP2518133B2 (ja) | スタティック型半導体記憶装置 | |
| EP0426174B1 (en) | Semiconductor integrated circuit | |
| JPH0461160A (ja) | 半導体集積回路 | |
| US5382807A (en) | Field effect thin film transistor and static-type semiconductor memory device provided with memory cell having complementary field effect transistor and method of manufacturing the same | |
| US5388067A (en) | Semiconductor memory cell | |
| US5844837A (en) | Static memory device including supplemental gate capacitance | |
| JP3039245B2 (ja) | 半導体メモリ装置 | |
| US7498207B2 (en) | Semiconductor memory device and manufacturing method of the same | |
| US5404326A (en) | Static random access memory cell structure having a thin film transistor load | |
| JPH07302847A (ja) | Ｓｒａｍメモリセル | |
| EP0691685B1 (en) | SRAM device having load thin film transistors | |
| JP2678091B2 (ja) | 半導体装置 | |
| JP2682393B2 (ja) | スタティック形半導体記憶装置 | |
| JP2557553B2 (ja) | スタティック型半導体メモリ | |
| EP0496360A2 (en) | Semiconductor memory cell | |
| JPH07302846A (ja) | 半導体メモリ装置 | |
| US4903094A (en) | Memory cell structure having radiation hardness | |
| JP3144010B2 (ja) | 半導体メモリ装置 | |
| JP3287013B2 (ja) | 半導体メモリ装置 | |
| JPH0555527A (ja) | 半導体装置 |