JP2678091B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP2678091B2 JP2678091B2 JP2403500A JP40350090A JP2678091B2 JP 2678091 B2 JP2678091 B2 JP 2678091B2 JP 2403500 A JP2403500 A JP 2403500A JP 40350090 A JP40350090 A JP 40350090A JP 2678091 B2 JP2678091 B2 JP 2678091B2
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- JP
- Japan
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- transistor
- gate electrode
- load
- gate
- semiconductor device
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Thin Film Transistor (AREA)
Description
【0001】
【産業上の利用分野】本発明はセル面積を縮小し、かつ
負荷トランジスタのオフ電流を減少させた半導体装置に
関する。
負荷トランジスタのオフ電流を減少させた半導体装置に
関する。
【0002】
【従来の技術】近年、大容量のスタティックRAM(S
RAM)はその低消費電力性,高速性を生かしてポータ
ブル機器や大型コンピュータの主記憶装置などに広く用
いられている。特に最近では、バッテリバックアップ用
途のために待機時の消費電流(スタンバイ電流)を抑制
した大容量SRAMの開発が積極的に行われている。
RAM)はその低消費電力性,高速性を生かしてポータ
ブル機器や大型コンピュータの主記憶装置などに広く用
いられている。特に最近では、バッテリバックアップ用
途のために待機時の消費電流(スタンバイ電流)を抑制
した大容量SRAMの開発が積極的に行われている。
【0003】以下に従来の低スタンバイ電流の大容量S
RAMに使用されているメモリセルについて説明する。
RAMに使用されているメモリセルについて説明する。
【0004】図4(a)は一般的なSRAMのメモリセ
ルの回路図、図4(b)は同SRAMの平面図、図4
(c)は図4(b)をA−A′線で切断した断面図であ
る。
ルの回路図、図4(b)は同SRAMの平面図、図4
(c)は図4(b)をA−A′線で切断した断面図であ
る。
【0005】図4(a)において、1,2はそれぞれア
ルミ(Al)−シリコン(Si)−銅(Cu)薄膜等の
材料を使用したビット線、3はポリサイド膜または多結
晶シリコン膜で形成されたワード線、4はVcc、5はV
ss、6,7はそれぞれセルからの情報を読み出し、また
はセルへ情報を書き込むアクセストランジスタ、8,9
はそれぞれインバータの駆動トランジスタ、10,11
はそれぞれ薄膜トランジスタ(以下TFTと称する)で
形成されたインバータの負荷トランジスタ(以下TFT
負荷と称する)、12,13はそれぞれ“High”の
情報と“Low”の情報を保持するノードであり、この
ようなメモリセルで一般的なSRAMが構成される。ま
た図4(b)に示すように、従来のメモリセルではTF
T負荷10のゲートと駆動トランジスタ8のゲート、T
FT負荷11のゲートと駆動トランジスタ9のゲートと
を共通にする構造がとられてきた。図4(c)では一組
の駆動トランジスタ8とTFT負荷10に関する部分の
断面構造を示している。図において、大半の符号は図1
(a),(b)と同一箇所には同一符号を付している。
なお3aは駆動トランジスタ8のゲート電極、3bはア
クセストランジスタ7のゲート電極、14はN型シリコ
ン基板、15はPウエル、16a,16bはP+領域で
トランジスタの分離領域、17a,17bはN+領域で
アクセストランジスタ7のソースまたはドレイン、18
はシリコン酸化膜、18aは駆動トランジスタ8のゲー
ト酸化膜、18bはTFT負荷10のゲート酸化膜、1
8cはアクセストランジスタ7のゲート酸化膜、19は
TFT負荷を形成するための半導体薄膜層、19a,1
9bはそれぞれTFT負荷10のソースまたはドレイン
である。このように駆動トランジスタ8とTFT負荷1
0とはそのゲート3aを共有していた。
ルミ(Al)−シリコン(Si)−銅(Cu)薄膜等の
材料を使用したビット線、3はポリサイド膜または多結
晶シリコン膜で形成されたワード線、4はVcc、5はV
ss、6,7はそれぞれセルからの情報を読み出し、また
はセルへ情報を書き込むアクセストランジスタ、8,9
はそれぞれインバータの駆動トランジスタ、10,11
はそれぞれ薄膜トランジスタ(以下TFTと称する)で
形成されたインバータの負荷トランジスタ(以下TFT
負荷と称する)、12,13はそれぞれ“High”の
情報と“Low”の情報を保持するノードであり、この
ようなメモリセルで一般的なSRAMが構成される。ま
た図4(b)に示すように、従来のメモリセルではTF
T負荷10のゲートと駆動トランジスタ8のゲート、T
FT負荷11のゲートと駆動トランジスタ9のゲートと
を共通にする構造がとられてきた。図4(c)では一組
の駆動トランジスタ8とTFT負荷10に関する部分の
断面構造を示している。図において、大半の符号は図1
(a),(b)と同一箇所には同一符号を付している。
なお3aは駆動トランジスタ8のゲート電極、3bはア
クセストランジスタ7のゲート電極、14はN型シリコ
ン基板、15はPウエル、16a,16bはP+領域で
トランジスタの分離領域、17a,17bはN+領域で
アクセストランジスタ7のソースまたはドレイン、18
はシリコン酸化膜、18aは駆動トランジスタ8のゲー
ト酸化膜、18bはTFT負荷10のゲート酸化膜、1
8cはアクセストランジスタ7のゲート酸化膜、19は
TFT負荷を形成するための半導体薄膜層、19a,1
9bはそれぞれTFT負荷10のソースまたはドレイン
である。このように駆動トランジスタ8とTFT負荷1
0とはそのゲート3aを共有していた。
【0006】
【発明が解決しようとする課題】しかしながら上記従来
の構成では、駆動トランジスタのゲート電極に対してT
FT負荷のチャネルをオンラインで一致させる必要があ
り、駆動トランジスタのゲート電極が短チャネル化して
いった場合、マスク合わせの余裕度が減少していくとい
った課題を有していた。
の構成では、駆動トランジスタのゲート電極に対してT
FT負荷のチャネルをオンラインで一致させる必要があ
り、駆動トランジスタのゲート電極が短チャネル化して
いった場合、マスク合わせの余裕度が減少していくとい
った課題を有していた。
【0007】本発明は上記従来の課題を解決するもの
で、駆動トランジスタのゲートが短チャネル化してもT
FT負荷のマクス合わせの余裕度が十分に確保できる半
導体装置を提供することを目的とする。
で、駆動トランジスタのゲートが短チャネル化してもT
FT負荷のマクス合わせの余裕度が十分に確保できる半
導体装置を提供することを目的とする。
【0008】
【課題を解決するための手段】この目的を達成するため
に本発明の半導体装置は、一導電型の半導体層内に逆導
電型のソース,ドレイン領域が形成され、前記ソース,
ドレイン領域間に第1のゲート絶縁膜を介して第1のゲ
ート電極が形成された第1の駆動トランジスタと、同第
1の駆動トランジスタの上に絶縁層を介して第2のゲー
ト電極が形成され、同第2のゲート電極の上に第2のゲ
ート絶縁膜を介して積層された半導体薄膜層にソース,
ドレイン領域が形成された第1の負荷トランジスタと、
前記第1の駆動トランジスタの近辺に同第1の駆動トラ
ンジスタと同じ構成で形成された第2の駆動トランジス
タと、同第2の駆動トランジスタの上に前記第1の負荷
トランジスタと同じ構成で形成された第2の負荷トラン
ジスタとを備えるとともに、前記第1の駆動トランジス
タのゲート電極が前記第2の負荷トランジスタのゲート
電極に接続され、前記第2の駆動トランジスタのゲート
電極が前記第1の負荷トランジスタのゲート電極に接続
された相補型MOS回路を構成したものである。
に本発明の半導体装置は、一導電型の半導体層内に逆導
電型のソース,ドレイン領域が形成され、前記ソース,
ドレイン領域間に第1のゲート絶縁膜を介して第1のゲ
ート電極が形成された第1の駆動トランジスタと、同第
1の駆動トランジスタの上に絶縁層を介して第2のゲー
ト電極が形成され、同第2のゲート電極の上に第2のゲ
ート絶縁膜を介して積層された半導体薄膜層にソース,
ドレイン領域が形成された第1の負荷トランジスタと、
前記第1の駆動トランジスタの近辺に同第1の駆動トラ
ンジスタと同じ構成で形成された第2の駆動トランジス
タと、同第2の駆動トランジスタの上に前記第1の負荷
トランジスタと同じ構成で形成された第2の負荷トラン
ジスタとを備えるとともに、前記第1の駆動トランジス
タのゲート電極が前記第2の負荷トランジスタのゲート
電極に接続され、前記第2の駆動トランジスタのゲート
電極が前記第1の負荷トランジスタのゲート電極に接続
された相補型MOS回路を構成したものである。
【0009】
【作用】この構成によって、TFT負荷を駆動トランジ
スタとは無関係に位置決めすることができる。したがっ
て、駆動トランジスタのゲート電極が短チャネル化して
もTFT負荷のマスク合わせの余裕度を十分に確保する
ことができる。
スタとは無関係に位置決めすることができる。したがっ
て、駆動トランジスタのゲート電極が短チャネル化して
もTFT負荷のマスク合わせの余裕度を十分に確保する
ことができる。
【0010】
【実施例】以下本発明の一実施例について図1〜図3の
図面を参照しながら説明する。なお、図1〜図3におい
て、図4(a)〜(c)に示す従来例と同一箇所には同
一符号を付して詳細説明を省略し、異なる点についての
み説明する。
図面を参照しながら説明する。なお、図1〜図3におい
て、図4(a)〜(c)に示す従来例と同一箇所には同
一符号を付して詳細説明を省略し、異なる点についての
み説明する。
【0011】図1(a)は本発明の一実施例における半
導体装置の断面図である。図に示すようにTFT負荷1
1は、膜厚200〜300nmのゲート電極20、膜厚2
0〜50nmのゲート酸化膜18cおよび10〜40nmの
多結晶シリコン膜またはアモルファスシリコン膜等の半
導体薄膜層19を能動層として構成されている。またゲ
ート電極20はシリコン酸化膜18dによって駆動トラ
ンジスタ8のゲート電極3aとは絶縁されている。図4
(b)に示す従来例と異なる点は駆動トランジスタ8の
ゲート電極3aとTFT負荷11のゲート電極20が独
立に設けられていることにあり、したがってTFT負荷
11のゲート幅とゲート長は駆動トランジスタ8とは無
関係に設定することができる。すなわち駆動トランジス
タ8の位置には無関係にTFT負荷11を設置できるこ
とからセル面積を縮小できることになる。また図1
(b)は本発明の一実施例における半導体装置の平面図
であり、TFT負荷10,11のゲート電極20が設け
られている状態を示している。
導体装置の断面図である。図に示すようにTFT負荷1
1は、膜厚200〜300nmのゲート電極20、膜厚2
0〜50nmのゲート酸化膜18cおよび10〜40nmの
多結晶シリコン膜またはアモルファスシリコン膜等の半
導体薄膜層19を能動層として構成されている。またゲ
ート電極20はシリコン酸化膜18dによって駆動トラ
ンジスタ8のゲート電極3aとは絶縁されている。図4
(b)に示す従来例と異なる点は駆動トランジスタ8の
ゲート電極3aとTFT負荷11のゲート電極20が独
立に設けられていることにあり、したがってTFT負荷
11のゲート幅とゲート長は駆動トランジスタ8とは無
関係に設定することができる。すなわち駆動トランジス
タ8の位置には無関係にTFT負荷11を設置できるこ
とからセル面積を縮小できることになる。また図1
(b)は本発明の一実施例における半導体装置の平面図
であり、TFT負荷10,11のゲート電極20が設け
られている状態を示している。
【0012】次に本発明の第2の実施例について、図2
を参照しながら説明する。図2において、ゲート絶縁膜
21が膜厚20〜50nmのシリコン窒化膜で形成されて
いる以外は図1(a)に示す実施例と同じである。一般
に負荷トランジスタ11のしきい値電圧Vthは(数1)
であたえられる。
を参照しながら説明する。図2において、ゲート絶縁膜
21が膜厚20〜50nmのシリコン窒化膜で形成されて
いる以外は図1(a)に示す実施例と同じである。一般
に負荷トランジスタ11のしきい値電圧Vthは(数1)
であたえられる。
【0013】
【数1】
【0014】ここでφFはフェルミポテンシャル、εは
ゲート絶縁膜21の誘電率、ε0は真空誘電率、qは素
電荷、NAは空乏層のアクセプタ密度、dはゲート絶縁
膜21の厚さである。(数1)に示すように、ゲート絶
縁膜21としてシリコン窒化膜を用いた場合、その誘電
率がシリコン酸化膜より大きいためにVthの低電圧化が
可能となる。したってSRAMセルの電源電圧Vcc4の
低電圧化が可能となる。すなわち0.5μm以下の設計
ルールによるSRAMでは電源電圧Vcc4の低電圧化が
必須であり、本実施例の構造が適している。
ゲート絶縁膜21の誘電率、ε0は真空誘電率、qは素
電荷、NAは空乏層のアクセプタ密度、dはゲート絶縁
膜21の厚さである。(数1)に示すように、ゲート絶
縁膜21としてシリコン窒化膜を用いた場合、その誘電
率がシリコン酸化膜より大きいためにVthの低電圧化が
可能となる。したってSRAMセルの電源電圧Vcc4の
低電圧化が可能となる。すなわち0.5μm以下の設計
ルールによるSRAMでは電源電圧Vcc4の低電圧化が
必須であり、本実施例の構造が適している。
【0015】またTFT負荷11を流れる電流は(数
2)で与えられるゲート絶縁膜21の容量CG に比例す
る。
2)で与えられるゲート絶縁膜21の容量CG に比例す
る。
【0016】
【数2】
【0017】したがってシリコン酸化膜より大きい誘電
率を持つシリコン窒化膜をゲート絶縁膜21として用い
れば、TFT負荷の電流駆動能力を大きくすることがで
きる。
率を持つシリコン窒化膜をゲート絶縁膜21として用い
れば、TFT負荷の電流駆動能力を大きくすることがで
きる。
【0018】また図1に示す半導体装置の出力側にソー
スまたはドレインのいずれかを結合したアクセストラン
ジスタを付加した半導体装置を2組用いて図4(a)に
示すメモリセルを構成することによる。低電圧動作にお
いて高い対雑音能力を有するSRAMを実現できる。
スまたはドレインのいずれかを結合したアクセストラン
ジスタを付加した半導体装置を2組用いて図4(a)に
示すメモリセルを構成することによる。低電圧動作にお
いて高い対雑音能力を有するSRAMを実現できる。
【0019】図4(a)のSRAMセル内の記憶ノード
12または13が“High”の情報を記憶している場
合、ノード電圧が低下した場合の電圧の回復はTFT負
荷11のオン電流によって行われる。したがって、電流
駆動能力を高くすることによって、電圧の回復時間を短
くすることができ、セルの対雑音能力を高めることがで
きる。
12または13が“High”の情報を記憶している場
合、ノード電圧が低下した場合の電圧の回復はTFT負
荷11のオン電流によって行われる。したがって、電流
駆動能力を高くすることによって、電圧の回復時間を短
くすることができ、セルの対雑音能力を高めることがで
きる。
【0020】なお、本実施例では、シリコン窒化膜の場
合を示したが、シリコン酸化膜−シリコン窒化膜−シリ
コン酸化膜またはシリコン酸化膜−シリコン窒化膜など
の多層膜、さらにはタンタル酸化膜やPLZTなどの他
の高誘電率膜を用いても同様な効果が得られることは言
うまでもない。
合を示したが、シリコン酸化膜−シリコン窒化膜−シリ
コン酸化膜またはシリコン酸化膜−シリコン窒化膜など
の多層膜、さらにはタンタル酸化膜やPLZTなどの他
の高誘電率膜を用いても同様な効果が得られることは言
うまでもない。
【0021】次に本発明の第3の実施例について、図3
を参照しながら説明する。図3において、ドレインとな
るP+領域が低濃度領域19cと高濃度領域19bの2
つの領域で形成されている以外は、図1(a)と全く同
様である。ここで、高濃度領域19bは、1019〜10
21/cm3程度であり、低濃度領域19cは、1017〜1
019/cm3程度である。一般に多結晶シリコンTFT
は、ゲート,ドレイン間の電界に起因するフィールドエ
ミッションにより、ドレイン電圧増加にともなってオフ
電流は増加する。したがってTFT負荷11のオフ電流
は、Vcc4に高電圧(5〜5.5V)が印加される場
合、増加することになり、SRAMの動作時の消費電流
あるいはスタンバイ電流の増加を招くことになる。一
方、図3に示すように負荷トランジスタ11のドレイン
が高濃度領域19bと低濃度領域19cの2つの領域に
よって形成されている場合、ゲート,ドレイン間の電界
は、低濃度領域19cによって緩和されてVcc4の増加
にともなうオフ電流の増加は著しく緩和される。すなわ
ちSRAMの移動時消費電流およびスタンバイ電流を著
しく減少させることができる。
を参照しながら説明する。図3において、ドレインとな
るP+領域が低濃度領域19cと高濃度領域19bの2
つの領域で形成されている以外は、図1(a)と全く同
様である。ここで、高濃度領域19bは、1019〜10
21/cm3程度であり、低濃度領域19cは、1017〜1
019/cm3程度である。一般に多結晶シリコンTFT
は、ゲート,ドレイン間の電界に起因するフィールドエ
ミッションにより、ドレイン電圧増加にともなってオフ
電流は増加する。したがってTFT負荷11のオフ電流
は、Vcc4に高電圧(5〜5.5V)が印加される場
合、増加することになり、SRAMの動作時の消費電流
あるいはスタンバイ電流の増加を招くことになる。一
方、図3に示すように負荷トランジスタ11のドレイン
が高濃度領域19bと低濃度領域19cの2つの領域に
よって形成されている場合、ゲート,ドレイン間の電界
は、低濃度領域19cによって緩和されてVcc4の増加
にともなうオフ電流の増加は著しく緩和される。すなわ
ちSRAMの移動時消費電流およびスタンバイ電流を著
しく減少させることができる。
【0022】なお、本実施例では、ドレイン側にのみ低
濃度領域19cを設ける場合について示したが、ソース
側にも低濃度領域を設けて直列抵抗により実効的にVcc
4の電圧を減少させても同様な効果が得られる。さら
に、第2の実施例として図2に示したように、ゲート絶
縁膜21としてシリコン酸化膜換算誘電率4.5より大
なる高誘電率膜を用いた場合でも同様な効果が得られる
ことは言うまでもない。
濃度領域19cを設ける場合について示したが、ソース
側にも低濃度領域を設けて直列抵抗により実効的にVcc
4の電圧を減少させても同様な効果が得られる。さら
に、第2の実施例として図2に示したように、ゲート絶
縁膜21としてシリコン酸化膜換算誘電率4.5より大
なる高誘電率膜を用いた場合でも同様な効果が得られる
ことは言うまでもない。
【0023】
【発明の効果】以上のように本発明は、SRAMセル面
積を縮小し、負荷トランジスタのオフ電流を減少させ、
かつ電流駆動能力を増加させるセル構造を提供するもの
であり、これにより低スタンバイ電流でかつVccの低電
圧化に対しても高い対雑音能力をもつSRAMを実現す
ることができ、実用的にきわめて有効な半導体装置を提
供することができる。
積を縮小し、負荷トランジスタのオフ電流を減少させ、
かつ電流駆動能力を増加させるセル構造を提供するもの
であり、これにより低スタンバイ電流でかつVccの低電
圧化に対しても高い対雑音能力をもつSRAMを実現す
ることができ、実用的にきわめて有効な半導体装置を提
供することができる。
【図1】 (a)は本発明の一実施例における半導体装置の断面図 (b)は本発明の一実施例における半導体装置の平面図
【図2】本発明の第2の実施例における半導体装置の断
面図
面図
【図3】本発明の第3の実施例における半導体装置の断
面図
面図
【図4】 (a)は一般的なSRAMのメモリセルの回路図 (b)は従来の半導体装置の平面図 (c)は図4の(b)をA−A′線で切断した断面図
3a ゲート電極(第1のゲート電極) 8 駆動トランジスタ(第1の駆動トランジスタ)11 負荷トランジスタ(第1の負荷トランジスタ) 15 Pウェル(半導体層) 16a ソース領域 16b ドレイン領域 18c ゲート絶縁膜 18d シリコン酸化膜(絶縁層) 19 半導体薄膜層 19a ソース領域 19b ドレイン領域 20 ゲート電極(第2のゲート電極)
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平1−144673(JP,A) 特開 平2−273934(JP,A) 特開 平2−129960(JP,A)
Claims (2)
- 【請求項1】一導電型の半導体層内に逆導電型のソー
ス,ドレイン領域が形成され、前記ソース,ドレイン領
域間に第1のゲート絶縁膜を介して第1のゲート電極が
形成された第1の駆動トランジスタと、同第1の駆動ト
ランジスタの上に絶縁層を介して第2のゲート電極が形
成され、同第2のゲート電極の上に第2のゲート絶縁膜
を介して積層された半導体薄膜層にソース,ドレイン領
域が形成された第1の負荷トランジスタと、前記第1の
駆動トランジスタの近辺に同第1の駆動トランジスタと
同じ構成で形成された第2の駆動トランジスタと、同第
2の駆動トランジスタの上に前記第1の負荷トランジス
タと同じ構成で形成された第2の負荷トランジスタとを
備えるとともに、前記第1の駆動トランジスタのゲート
電極が前記第2の負荷トランジスタのゲート電極に接続
され、前記第2の駆動トランジスタのゲート電極が前記
第1の負荷トランジスタのゲート電極に接続された相補
型MOS回路を構成したことを特徴とする半導体装置。 - 【請求項2】負荷トランジスタの少なくともドレイン領
域が同じ導電型で低濃度領域と高濃度領域を有し、前記
低濃度領域の一部が同負荷トランジスタのゲート電極の
一部と重なっていることを特徴とする請求項1記載の半
導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2403500A JP2678091B2 (ja) | 1990-12-19 | 1990-12-19 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2403500A JP2678091B2 (ja) | 1990-12-19 | 1990-12-19 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04217362A JPH04217362A (ja) | 1992-08-07 |
JP2678091B2 true JP2678091B2 (ja) | 1997-11-17 |
Family
ID=18513238
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2403500A Expired - Lifetime JP2678091B2 (ja) | 1990-12-19 | 1990-12-19 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2678091B2 (ja) |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2544417B2 (ja) * | 1987-11-30 | 1996-10-16 | 株式会社日立製作所 | 半導体集積回路装置 |
JPH02129960A (ja) * | 1988-11-10 | 1990-05-18 | Sony Corp | 半導体メモリ |
JPH02273934A (ja) * | 1989-04-17 | 1990-11-08 | Oki Electric Ind Co Ltd | 半導体素子およびその製造方法 |
-
1990
- 1990-12-19 JP JP2403500A patent/JP2678091B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH04217362A (ja) | 1992-08-07 |
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