JPH03147596A

JPH03147596A - 不揮発性半導体記憶装置

Info

Publication number: JPH03147596A
Application number: JP1286600A
Authority: JP
Inventors: Akihiro Harada; 晃宏原田
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1989-11-02
Filing date: 1989-11-02
Publication date: 1991-06-24
Anticipated expiration: 2013-08-27
Also published as: EP0426417A2; DE69024332D1; JP2790495B2; DE69024332T2; KR0184635B1; EP0426417A3; US5117392A; EP0426417B1; KR910010524A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、不揮発性半導体記憶装置に関し、詳細には、
そのデータ読出し回路に関するものである。

〔従来の技術〕

従来のシリコンゲートを有する読出し専用ＥＰＲＯＭ装
置としては、例えば、特開昭６２−４０６９８号公報に
開示されているようにＮＯＲ型メモリセルを有するもの
が一般的である。

第２図はこの種の不揮発性半導体記憶装置の回路図を示
している。同図において、１は列デコーダ、２は行デコ
ーダ、３はセンスアンプ、Ｔｏｏ。

ＴＣｌ、・・・’　Ｔｃｎは列選択トランジスタ（以下
、Ｙゲートという）、Ｑ００’　Ｑ０１’　”’　Ｑｎ
ｕｎはトランジ、スタから成るメモリセルを示している
。また、Ｙｏ乃至Ｙ。は列デコーダ１の出力信号である
Ｙゲート選択信号、Ｘｏ乃至Ｘ、は行デコーダ２の出力
信号をメモリセルゲートに選択信号として与えるワード
線を示している。

この不揮発性半導体記憶装置では、列デコーダ１でＹゲ
ート選択信号Ｙ。乃至Ｙ。のうちのいずれかを活性化し
てビット線す。−ｂｏのいずれかを選択し、さらに、行
デコーダ２でワード線Ｘ。

乃至Ｘ０のうちのいずれかを選択することにより、その
交点のメモリセルを選択してメモリセルの電流をセンス
アング３で電圧に変換し増幅して読出しを行なっている
。

〔発明が解決しようとする課題〕

しかしながら、上記従来の装置においては、メモリセル
のソース電極（以下、ソースという）が共通ＧＮＤ配線
に接続されているため、データ読出しに際しワード線Ｘ
ｏ〜ＸＩｌのうちのいずれかを選択すると、選択ワード
線内の非選択メモリセルを介して非選択ビット線の電荷
が共通ＧＮＤ配線に放電され、非選択ビット線の電位は
ＧＮＤ電位になる。そして、次に、Ｙゲートを切替えて
メモリセルのデータを読出すときには、ＧＮＤ電位とな
っているビット線をセンス電位である１、３Ｖ近くまで
充電してからでなければセンス電流を検出できず正常な
読出し動作がすぐになされず、続出しに時間がかかると
いう問題があった。

さらに、この装置では、ビット線に現れる、Ｙゲートの
オン抵抗とメモリセル電流による電圧降下によるところ
の電圧振幅がデータの読出しを遅延させるという問題が
あった。即ち、通常Ｙゲートのオン抵抗は１にΩ程度で
あり、またメモリセルのデータに依存する電流振幅はＯ
〜６０μＡであるので、ビット線には約６０ｍＶの電圧
振幅が生じ、この電圧振幅が大きくなる程、寄生容量の
充放電に時間がかかってしまい、その結果、データの読
出しを遅延させる問題があった。尚、この問題はＹゲー
トのオン抵抗を小さくすることにより解決できるように
も思われるが、すると、列デコーダの負荷が大きくなり
、列デコーダ出力のライズ・タイム及びフォール・タイ
ムが長くなり、やはり高速動作ができなかった。

そこで、本発明は、上記したような従来技術の課題を解
決するためになされたもので、その目的とするところは
、高速なデータ読出しができる不揮発性半導体記憶装置
を提供することにある。

〔課題を解決するための手段〕

本発明に係る不揮発性半導体記憶装置は、半導体メモリ
セルを複数の行及び複数の列に配列したメモリマトリク
スと、上記メモリマトリクスの行方向に延び、上記複数
の行に配列された半導体メモリセルのコントロールゲー
トに接続された複数のワード線と、上記複数のワード線
を介して上記半導体メモリセルのいずれかの行に行選択
信号を出力する行デコーダと、上記メモリマトリクスの
列方向に延び、上記複数の列に配列された半導体メモリ
セルのソースに接続された複数のビット線と、上記複数
のビット線を介して上記半導体メモリ素子のいずかの列
に列選択信号を出力する列デコーダと、上記複数の半導
体メモリマトリクスのドレインと接続されたデータ線と
、上記データ線を介して上記半導体メモリセルのドレイ
ンに定電圧を印加する定電圧印加手段と、上記データ線
を定電圧に維持するのに要する電流を検出する電流検出
手段とを特徴としている。

〔作　用〕

本発明においては、行デコーダからの行選択信号により
複数のワード線のいずれかの行を選択し、列デコーダか
らの列選択信号により複数のビット線のいずれかの列を
選択することによって、メモリマトリクス内のいずれか
のメモリセルを選択す企、この選択されたメモリセルの
ドレインに接続されたデータ線は、定電圧印加手段によ
って定電圧を印加され、この定電圧を維持するために選
択されたメモリセルを介してビット線に流れ出す電流が
電流検出手段により検出され、この電流の大きさにより
、選択されたメモリセルのデータが読出される。この場
合には、メモリセルのソースをＧＮＤ電位としドレイン
をデータ線とするのではなく、メモリセルのソースをビ
ット線としてドレインをデータ線として定電圧を印加し
、ビット線を選択ＧＮＤ電位として電流検出手段により
データの読出しを行なうようにしている。従って、ビッ
ト線切替時のＧＮＤ電位からセンス電位近傍までビット
線の容量充電が不要となり、さらには、列選択トランジ
スタのオン抵抗等による遅延もないのでデータ読出し動
作が高速化される。

〔実施例〕

以下に、本発明の図示の実施例に基づいて説明する。

第１図は本発明に係る不揮発性半導体記憶装置であるＥ
ＰＲＯＭのデータ読出し回路の一実施例を示す回路図で
ある。

同図において、１０はｍ行Ｘｎ列のメモリマトリクスで
あり、このメモリマトリクス１０は、フローティングゲ
ートを有するメモリセルＱ。０〜ＱＱ−Ｑ　　と、ワー
ド線Ｘ。〜Ｘｌと、ビｒｍ７Ｉ０８　　　ｍｎット線ｂｏ〜ｂ７．ｂ８〜ｂｏと、データ線り、ｏ。

Ｄ［１とから構成されている。メモリセルＱＯＯ〜Ｑ１
７”０８〜ＱＩｌｏは、それぞれ同図のメモリセルＱＩ
ｌｌｎについて示すように、ソースＳ、ドレインＤ、フ
ローティングゲートＦＧ、及びコントロールゲートＣＧ
を有している。そして、各メモリセルのソースＳはビッ
ト線ｂｎに、ドレインＤはデータ線Ｄ［１に、コントロ
ールゲー）ＣＧはワード線Ｘｌｌ１に接続されており、
その他のメモリセルも同様に接続されている。尚、メモ
リセルのデータは、メモリセルＱ００””ｎ７”　０８
〜Ｑｎｎのフローティングゲートの過剰電子の有無によ
って判断される。

実際のメモリセルのデータ読出しに際しては、コントロ
ールゲート電圧を■ｃｃ（５■）にし、ソース電圧をＧ
ＮＤ電圧（Ｏｖ）にし、トレインに１．３ｖ程度の正電
位を与える。このときにフローティングゲートに過剰電
子が存在しなければ、トレイン・ソース間に６０μＡ程
度の電流が流れ、フローティングゲートに過剰電子が存
在すればドレイン・ソース間の電流が２０μＡ以下に抑
制される特性を持つため、この電流値の変化を検出する
ことによりデータを読取ることができる。尚、ドレイン
に与えられる正電位は、１．３ｖ程度であり、シリコン
の伝導帯と酸化膜の伝導帯のエネルギー単位差が３．２
ｅＶであることから、データ読出し時にトレイン・ソー
ス間電流によるフローティングゲートへの電子注入が発
生しないように、３．２ｖより十分低い電圧に設定され
ている。

また、ワード線に与えられる電圧は、非選択時にはＧＮ
Ｄ電位、選択時にはＶ　ｃｃ　電位とされている。

また、本実施例のメモリマトリクス１０は、第一ブロッ
ク１０ａと第ニブロック１０ｂとからなり、第一ブロッ
ク１０ａは、データ線り、ｏと、ビット線ｂ　〜ｂ　と
、データ線Ｄ［ｏにドレイン７を接続しビット線す。〜ｂ７にソースを接続したメモリ
セルＱ。０〜ＱＩ１７とを有している。一方、第ニブロ
ック１０ｂは、データ線Ｄ［１と、ビット線ｂ８〜ｂｎ
と、データ線り、１にドレインを接続しビット線ｂ８〜
ｂｏにソースを接続したメモリセルＱＯ８〜Ｑ、。とを
有している。そして、いずれかのブロックが選択されて
、そのブロック内のメモリセルのデータが読出される。

尚、このデータ線は、常時１．３ｖ程度の所定の定電圧
に固定されているが、選択されたブロック内では、非選
択時には定電圧に固定され、選択時にはＧＮＤ電圧とさ
れる。また、非選択ブロック内のビット線は、定電圧と
ＧＮＤ間の任意の電圧にされている。

２０は、メモリセル１０の第一ブロック１０ａの列選択
回路であり、この列選択回路２０はとット線ｂｏ〜ｂ７
と、メモリマトリクス１０の行方向に延びて配置され列
選択信号Ｙ。〜Ｙ７をとヅト線す。〜ｂ７に伝達する信
号線と、ビット線ｂｏ〜ｂ７に直列に接続されるＮＭＯ
ＳトランジスタＴ。〜Ｔ７とを有する。ここで、ＮＭＯ
３）ランジスタＴ。〜Ｔ７のゲートはすべて統合されて
ブロック選択信号線に接続されている。従って、ブロッ
クデコーダ６４の出力２゜に非選択電圧としてＧＮＤ電
位が印加されると、ＭＯＳトランジスタＴ　〜Ｔ　はオ
フとなり、ビット線す。〜７ｂ　と列選択信号Ｙ。−Ｙ７とは電気的に切断される。

３０はメモリマトリクス１０の第ニブロック１０ｂの列
選択回路であり、この列選択口Ｆｉ？Ｉ３０はビット線
ｂ８〜ｂ、と、列選択信号Ｙ。〜Ｙ７をビット線ｂ８〜
ｂ、に伝達する信号線と、ＮＭＯＳトランジスタＴ８〜
Ｔｏとを有している。ここで、ＮＭＯＳトランジスタＴ
８〜Ｔｏのゲートはすべて統合されてブロック選択信号
線に接続されている。

４０は、データ線に流れる電流を電圧に変換する電流電
圧変換回路（電流検出手段）であり、この電流電圧変換
回路４０は定電圧印加電流検出回路４６と、スイッチ用
ＮＭＯ３）ランジスタＴａ。

と、電圧伝達用ＮＭＯＳトランジスタＴｂｏとから構成
されている。また、電流電圧変換回路４０は電流を電圧
に変換して電流値を検出すると同時に、データ線り、ｏ
に定電圧を印加する定電圧印加手段としても機能する。

即ち、電流電圧変換回路４０は、第一ブロック１０ａが
選択されたときに選択されたデータＩ！　Ｄ　ｔ。を一
定電圧とするように電圧を印加し、このときにデータ線
からメモリセルを介してビット線（このとき選択された
ビット線はＧＮＤ電位となっている）へ流れる電流を検
出し、その電流量を電圧量に変換して、共通データ線８
０に送出する。

ここで、電流電圧変換回路４０の内部の機能について述
べると、定電圧印加電流検出図１ｉ４６は、基準電圧発
生口ｆＮ１７０から定電圧を受け、データ線Ｄ１０を定
電圧とするように働く。そして、選択されたメモリセル
からデータ線から流れ出す電流量と同一電流量をデータ
線り、ｏに供給し、その電流量を電圧量に変換して出力
端子４５から出力する。ＮＭＯ３）ランジスタＴａｏ、
Ｔｂｏはｖ。ｏｃｌＥ圧を供給する電源端子と共通デー
タ線８０との間に直列接続されており、ＮＭＯＳトラン
ジスタＴａ。

のゲートはブロック選択信号Ｚ。に接続され、ＮＭＯＳ
トランジスタＴｂｏのゲートは定電圧印加電流検出回路
４６の出力端子４５に接続されている。

従って、第一ブロック１０ａが選択されてＮＭＯＳトラ
ンジスタＴａｏが導通状態となった場合、出力端子４５
に出力された電圧に応じた電圧が共通データ線８０に送
出される。ＮＭＯＳトランジスタＴａｏが非導通の場合
には、出力端子４５の電圧は共通データ線８０に影響？
与えない。尚、共通データ線８０は図示しない回路を介
してＧＮＤ端子に電流を放出している。

５０はデータ線に流れる一電流を電圧に変換する電流電
圧変換回路であり、この電流電圧変換回路５０は定電圧
印加電流検出回路５６と、スイッチ用ＮＭｏ５トランジ
スタＴａ１と、電圧伝達用ＮＭＯ８）ランジスタＴｂ１
とから構成されている。また、電流電圧変換回路５０は
、電流を電圧に変換して電流値を検出すると同時に、デ
ータ線Ｄ１１に定電圧を印加する定電圧印加手段として
も機能する。電流電圧変換回路５０は、上記電流電圧変
換回路４０と同一な結線で構成されており、電流電圧変
換回路４０と同様に機能する。尚、共通データ線８０は
センス増幅器（図示せず）に入力され、この入力された
電圧は集積回路内の論理信号と同一電圧振幅に増幅され
る。

６０は行デコーダであり、この行データ６０に行選択ア
ドレス信号が入力されるとリード線Ｘ。

〜Ｘｏのいすか１本を選択してＶｃｃ電圧とする。

６２は列デコーダであり、この列デコーダ６２には列選
択アドレス信号及び定電圧が入力され、非選択時に定電
圧を選択されたビット線のうちのいずれか１本にはａＮ
Ｄ電位を出力する。

７０は基準電圧発生回路であり、基準電圧（定電圧）を
出力端子７２から出力する。この基準電圧発生回路７０
は、電源電圧にノイズが現われても出力電圧を変動させ
ないように回路設計されている。ここで、上刃端子７２
に接続された配線は、外からのノイズ及び集積回路内の
他の配線の電位変動の影響を防止するなめ、他の配線導
体、例えば、ポリシリコンによる配線であれば、アルミ
層及びアルミ基板によりシールドすることが望ましい。

基準電圧発生回路７０を用いて列デコーダ６２によるビ
ット線電圧と、定電圧印加電流検出回路４６によるデー
タ線電圧を発生させる理由は、集積回路内のデータ線、
ビット線の個々に定電圧発生用のトランジスタを備えた
場合、トランジスタの特性ばらつきにより、データ線や
ビット線に印加される定電圧が不均一になるので、これ
を防止するためである。即ち、基準電圧発生回路を用い
ることにより、選択されたブロック内の選択されたビッ
ト線以外のビット線とデータ線の電圧とを同じ大きさの
定電圧にすることができ、選択されたブロック内の全て
の非選択メモリセルのソースとドレインを同一電圧とし
て非選択ビット線への漏えい電流を防止できる。

第３図は、定電圧印加電流検出回路４６の一例を示す回
路図である。同図において、１００は差動増幅回路であ
り、この差動増幅回路１００はＰＭＯＳトランジスタ１
０４．１０６と、ＮＭＯＳトランジスタ１１４，１１６
，１１８で構成される。基準電圧入力を基準電圧発生回
路７０の出力端子７２に接続し、データ線ＤＬＯを電流
入力＠４４に接続し、その反転出力をノード９４に出力
している。

ここで、ＮＭＯＳトランジスタ１１８は、ソースをＧＮ
Ｄ＠圧とし、ゲートがノード７２に接続され、ドレイン
はＮＭＯＳトランジスタ１１４゜１１６のソースに接続
される。ＮＭＯＳトランジスタ１１６のゲートにはノー
ド７２が接続され、トレインにはＰＭＯＳトランジスタ
１０６のゲートとドレインが接続され、ＰＭＯＳトラン
ジスタ１０６のソースにはＶ。ｏ電圧が印加される。Ｐ
ＭＯＳトランジスタ１０４のソースには■。、電圧が印
加され、ゲートにはＰＭＯＳトランジスタ１０６のゲー
トとドレインが接続され、トレインにはＮＭＯＳトラン
ジスタ１１４のドレインが接続される。ＮＭＯＳトラン
ジスタ１１４のゲートはデータ線ＤＬＯに、ドレインは
ノード９４に接続される。

また、１０２は電流を電圧に変換するＰＭＯＳトランジ
スタで、そのソースにはｖ、Ｃ電圧が印加され、ドレイ
ンにはＮＭＯＳトランジスタ１１２のトレイン及び電圧
出力端子４５に接続され、ゲートは端子９０に接続され
ている。ＮＭＯＳトランジスタ１１２のゲートは差動増
幅回路１００のノード９４に接続され、ソースはデータ
線Ｄ１ｏに接続され、データ線り、ｏの電圧安定化のた
めの供給電流量を制御する。

第３図の回路の動作について以下に説明する。

差動増幅回路１００はノード７２の基準電圧と、データ
線Ｄ　の電圧とを比較し、データ線ＤＬＱの［０反転出力をノード９４を介してＮＭＯＳトランジスタ１
１２のゲートに入力する。これによりデータ線り、ｏは
ノード７２の電圧と同じになるように制御される。デー
タ線り、ｏはメモリセルを介してＧＮＤ電圧のビット線
に対してのみ電流経路を有するため、電流供給は■。Ｃ
電圧のみから行なえばよい。ＮＭｏ５トランジスタ１１
２に流れる電流は全てＰＭＯＳトランジスタ１０２に流
れる。ＰＭＯＳトランジスタ１０２の抵抗値はトランジ
スタのチャネル幅、チャネル長及び端子９０より与えら
れるゲート電圧によって任意に決定される。

この抵抗値と、ＮＭＯＳトランジスタ１１２を流れる電
流により出力端子４５の電圧と■。Ｃ電圧との間に生じ
た電位差、即ち出力振幅が決定される。

第４図は列デコーダ６２の信号出力回路部を示す回路図
である。この回路は第３図と回路構成が類似しているの
で、同一部分には同一符号を付して説明する。

差動増幅回路１００はノード７２から基準電圧を受けて
出力端２２から電圧を出力し、その反転出力をノード９
４に出力する。ＮＭＯＳトランジスタ１１２と１３０と
がＶ。Ｃ電圧の端子を出力端２２の間に直列に接続され
、ＮＭＯＳトランジスタ１１２のゲートはノード９４に
、ＮＭＯＳトランジスタ１３０のゲートは端子９６に接
続されている。ＮＭＯＳトランジスタ１３２は、そのド
レインを出力端２２に、ソースをＧＮＤＩ））Ｈ子に、
ゲートを端子９８に接続している。端子９６と９８には
列デコーダ６２の論理デコード部（図示せず）から■。

、＠圧又はＧＮＤｔ圧レベルの相補的な論理信号が与え
られる。

第４図に基づいて、列デコーダ６２の動作について説明
する。

出力端２２に定電圧を出力する動作は、第３図の回路と
同一である。従って、第３図に示す回路と相似回路を用
いることにより、集積回路製造時のＭＯＳトランジスタ
の特性のばらつきによるデータ線とソース線の電圧の不
均一性を除去することができる。第３図と異なる点は、
電流検出用のＰＭＯＳトランジスタ１０２を備えていな
いこと、及びＮＭＯＳトランジスタ１３０，１３２が追
加されていることである。本構成においてはＮＭＯＳト
ランジスタ１３０．１３２によって出力端２２はＧＮＤ
＠位と定電圧の２値をとることができる。

第５図は本実施例の回路動作を示す電圧波形図である。

同図において、横軸は時間軸であり、この時間軸を等分
割して示すＡ、Ｂ及びＣはデータ読出しの１サイクルを
示しており、データ読出しサイクルＡではメモリセルＱ
。０を、データ読出しサイクルＢではメモリセルＱ。１
を、データ読出しサイクルＣではメモリセルＱ。８を読
出す場合を示す。ここでは、メモリセルＱｏ１のみフロ
ーティングゲートに過剰電子が十分に注入され、コント
ロールゲートにＶ。Ｃ電圧が印加されても、トレイン・
ソース間に電流が流れないものとする。

データ読出しサイクルＡにおいて、行デコーダ６０によ
りワード線Ｘ。を■。、′Ｆｊ５圧、ワード線Ｘ２をＧ
ＮＤ＠圧とし、列デコーダ６２により出力ＹｏのみＧＮ
Ｄ＠圧とし、他の列選択信号は定電圧のままとする。さ
らに、ブロックデコーダ６４により出力２　を■　電圧
、出力ｚ１をＧＮＤ電Ｏｃｃ圧として第一ブロック１０ａを選択する。すると、トラ
ンジスタＴｏ〜Ｔ７はオンし、トランジスタＴ　　−Ｔ
　　はオフとなり、信号Ｙ。−Ｙ７はピッｎト線ｂ　　−ｂ　　に伝達されるので、ビット線す。

７はＧＮＤ電位、ビット線ｂ１〜ｂ７は定電圧となる。こ
のとき、データ線ＤＬＯにも定電圧印加電流検出回路４
６によって定電圧が印加されており、選択メモリセルＱ
。。以外の選択ワード線Ｘ。に接続されているメモリセ
ルＱＯＩ〜ＱＯ７のドレイン電圧、ソース電圧は共に定
電圧であるため、ドレイン・ソース間に電流は流れない
。このとき、メモリセルＱ。０が流す電流は、データ線
ＤＬＯを介して定電圧印加電流検出回路４６により供給
される。

この電流は電圧に変換されて、出力端４５に現れる０Ｍ
０ＳトランジスタＴ、。は、そのゲートにＶｏ、電圧が
与えられてオンしているため、変換された電圧に応じた
電流をトランジスタＴ、ｏを介して共通データ線８０に
出力し、共通データ線８０の電圧を変化させる。

このとき、ブロックデコーダ６４の出力Ｚ１はＧＮＤ電
位であるなめ、ＮＭＯＳトランジスタＴｂ１はオフであ
り、定電圧印加電流検出回路５６の出力端５５の電圧は
、共通データ線８０の出力には影響を与えない。

非選択ブロックである第ニブロック１０ｂのビット線ｂ
８〜ｂｏは、ＮＭＯＳトランジスタＴ８〜Ｔｏがオフで
あるため電圧を制御する手段を持たないが、ＧＮＤ電位
以上であって定電圧以下の電圧とされている。これによ
り、データ線Ｄ［１に電流が流れ、電流検出回路５６よ
り電流が供給される場合が生じなとしても、ＮＭＯ３）
ランジスタ５７がオフであるため共通データ線８０の電
圧に影響を与えない。

次に、読出しサイクルＢに移行すると、列デコーダ６２
は出力Ｙ　を定電圧とし、出力Ｙ１のみをＧＮＤｖｈ位
にする。ＮＭＯＳトランジスタＴ。

〜Ｔ　はゲート入力信号２゜がＶ、。電位でオンであル
ため、ビット線ｂｏは定電圧に、ビット線ｂ１はＧＮＤ
電位に移行する。メモリセルＱＯ１はフローティングゲ
ートに過剰電位が十分に注入され、選択されてもドレイ
ン・ソース間に電流を流さない。一方、読出しサイクル
Ａ″ｒ選択されていなメモリセルＱ　は、ビット線す。

が定電圧へ移行す０ると、電流を流さなくなるため、定電圧印加電流検出回
路４０はメモリセルＱ。０の電流減少を電圧量に変換し
て共通データ線８０に出力する。

データ読出しサイクルＣでは、サイクルＢより列デコー
ダ６２の出力Ｙ。がＧＮＤ電位に、出力Ｙ　が定電圧に
、出力Ｚ。がＧＮＤ電位に、出力Ｚｌが■ＣＣ電位に変
化する。これにより、ビット線ｂ　がＧＮＤ電位に、ビ
ットｉ！　ｂ　ｔａ〜ｂ、が定電圧となり、メモリセル
ＱＯ８のドレイン・ソース間に流れる電流に応じた電圧
が共通データ線８０に出力される。

以上のように、本実施例によれば、第２図の従来例のよ
うにメモリセルのソースをＧＮＤ電位としドレインをデ
ータ線とするのではなく、メモリセルのソースをビット
線としてトレインをデータ線として定電圧印加電流検出
回路４６に接続し、ビット線を選択ＧＮＤ電位とするこ
とによりデータの読出しを行なうようにしている。従っ
て、従来のようにビット線切替時のＧＮＤ電位からセン
ス電位近傍までビット線の容量充電が不要となり、さら
には、従来の列選択トランジスタのオン抵抗による必然
的な遅延もないなめデータ読出し動作の高速化が可能に
なる。

尚、本実施例の動作説明では、データ線と非選択のビッ
ト線間に電位差がないものとして説明をしたが、実際に
は微小な電位差が生じることがある。それは、第１図に
おいて、ワード線と、これに平行して延びているデータ
線が共にｎ＋拡散層により形成されているための寄生抵
抗によるものである０例えば、第一ブロック２０を８本
のビット線と１本のデータ線アルミ配線とした場合、デ
ータ線アルミをブロックの真中（左右に４本ずつのビッ
ト線アルミ）に配置すると、末端のメモリセルのドレイ
ンと、データ線間に８００Ω程度の抵抗が存在すること
になる。メモリセルが流す電流は６０μ人なので、デー
タ線アルミ配線からみて選択ビット線側に配置された、
選択ワード線内にある非選択メモリセル３個のドレイン
・ソース間には、最大で５０ｍＶ程度の電位差が現れる
ことになる。しかし、上記３個のメモリセル全てのドレ
イン・ソース間電位差が５０ｍＶであったとしても選択
メモリセルのドレイン・ソース間電位差は１．３ｖであ
るため、漏れ電流は選択メモリセルの流す電流の１／１
０以下であり、読出し動作にはほとんど影響はない、さ
らに、実際には、この場合の非選択セルソースとなるデ
ータ線の電位が１．３ｖとＧＮＤ電位に対して高いため
、基板効果による非選択セルのしきい値上昇分で漏れ電
流は上記の説明より少ない。

また、本実施例によるデータの読出しの高速性について
、遷移時間を表す時定数を従来の装置と比較すると次の
ようになる。

ここでは、８本のビット本に１本の割合でデータ線を備
えて第一ブロック１０ａを構成する場合を考える。従来
の装置におけるビット線選択用ＭＯＳトランジスタのオ
ン抵抗は１にΩとする。ビット線の容量は１本につき２
ρＦ程度なので、従来の装置での時定数は２ｍｓとなる
０本実施例の定電圧印加電流検出回路４６のメモリセル
電流の有無による電圧振幅は、回路内のトランジスタの
組合せのみにより決定できるが、３ｍＶ程度とする。メ
モリセルの電流を６０μＡとすると、この時の定電圧印
加電流検出回路４６の等個入力抵抗は、３ｍＶ／６０μ
Ａより、５０Ωとなる。また、データ線の容量は大きく
見積っても１０ｐＦ程度であるので、時定数は５０ΩＸ
１０ｐＦ＝０．５ｍｓとなり、従来の装置とより顕しく
高速であることがわかる。

さらに、上記実施例においては、ＥＰＲＯＭ集積回路を
例にとって説明したが、本発明はこれに限定されず、行
および列を選択的に駆動してメモリセルを選択する不揮
発性半導体装置であれば、適用することができる。

〔発明の効果〕

以上説明したように、本発明によれば、ビット線切替時
のＧＮＤ電位がらセンス電位近傍までビット線の容量充
電が不要となり、さらには、従来の列選択トランジスタ
のオン抵抗による必然的な遅延もないためデータ読出し
動作の高速化が可能になるという効果がある。

【図面の簡単な説明】

、第１図は本発明に係る不揮発性半導体記憶装置の一実
施例を示す回路図、第２図は従来のＥＰＲＯＭの回路図、第３図は定電圧印加電流検出回路の回路図、第４図は列
デコーダの信号出力回路部の回路図、第５図は本実施例
の動作波形図である。１０・・・メモリマトリクス、１０ａ・・・第一ブロック、１０ｂ・・・第ニブロック、ＱＯＯ〜Ｑ□。・・・メモリ素子、Ｘｏ″−Ｘ、・・・ワード線、ｂｏ〜ｂｎ・・・ビット線、Ｄｔｏ”　ｔｉ・・・データ線、Ｔｏ〜Ｔｎ・・・ＮＭＯＳトランジスタ、４０．５０・
・・電流電圧変換回路、４６．５６・・・定電圧印加電流検出回路、６０・・・
行デコーダ、６２・・・列デコーダ、６４・・・ブロックデコーダ、７０・・・基準電圧発生回路、８０・・・共通データ線。

Claims

【特許請求の範囲】半導体メモリセルを複数の行及び複数の列に配列したメ
モリマトリクスと、上記メモリマトリクスの行方向に延び、上記複数の行に
配列された半導体メモリセルのコントロールゲートに接
続された複数のワード線と、上記複数のワード線を介し
て上記半導体メモリセルのいずれかの行に行選択信号を
出力する行デコーダと、上記メモリマトリクスの列方向に延び、上記複数の列に
配列された半導体メモリセルのソースに接続された複数
のビット線と、上記複数のビット線を介して上記半導体メモリ素子のい
ずかの列に列選択信号を出力する列デコーダと、上記複数の半導体メモリマトリクスのドレインと接続さ
れたデータ線と、上記データ線を介して上記半導体メモリセルのドレイン
に定電圧を印加する定電圧印加手段と、上記データ線を
定電圧に維持するのに要する電流を検出する電流検出手
段とを特徴とする不揮発性半導体記憶装置。