JP2001067886A - 半導体記憶装置 - Google Patents
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- Microelectronics & Electronic Packaging (AREA)
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Abstract
(57)【要約】
【課題】駆動トランジスタのソースフォロワからメモリ
セルへの電流が変化しても、駆動トランジスタのソース
フォロワの出力電圧が変化しない半導体記憶装置を提供
する。 【解決手段】基準電位を正転入力に受ける差動アンプ
と、前記差動アンプの出力をゲートに受け、その電流路
を前記セレクタの前記駆動端に接続する駆動トランジス
タとを備え、前記駆動トランジスタの前記電流路の一方
を前記差動アンプの反転入力に入力して前記電流路の一
方の電位を前記基準電位に等しくする構成である。
セルへの電流が変化しても、駆動トランジスタのソース
フォロワの出力電圧が変化しない半導体記憶装置を提供
する。 【解決手段】基準電位を正転入力に受ける差動アンプ
と、前記差動アンプの出力をゲートに受け、その電流路
を前記セレクタの前記駆動端に接続する駆動トランジス
タとを備え、前記駆動トランジスタの前記電流路の一方
を前記差動アンプの反転入力に入力して前記電流路の一
方の電位を前記基準電位に等しくする構成である。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に、不揮発性半導体記憶装置用の書込み回路を
有する半導体記憶装置に関する。
関し、特に、不揮発性半導体記憶装置用の書込み回路を
有する半導体記憶装置に関する。
【０００２】
【従来の技術】図３は、従来の半導体記憶装置を不揮発
性半導体記憶装置として構成したブロック図であり、フ
ラッシュメモリの書込回路の構成を示す図である。
性半導体記憶装置として構成したブロック図であり、フ
ラッシュメモリの書込回路の構成を示す図である。
【０００３】図３を参照すると、この従来の不揮発性半
導体記憶装置は、直列に接続された抵抗Ｒ２１、Ｒ２２
と、抵抗Ｒ２１、Ｒ２２との接続接点Ｃ２に、高電位電
源電圧ＶＰＰを分圧された電位によって駆動されるＮｃ
ｈノンドープトランジスタＴｒ２１とで構成される書込
回路２０１と、ソースが接地されドレインがビット線
（Ｂ２１〜Ｂ２４）に接続され、ゲートがワード線Ｗ２
に接続されたメモリセル（Ｔｒ２６〜Ｔｒ２９）で構成
されるメモリセルアレイ２０３と、メモリセルアレイ２
０３のビット線（Ｂ２１〜Ｂ２４）を選択するＰｃｈト
ランジスタ（Ｔｒ２２〜Ｔｒ２５）で構成されるセレク
タ回路２０２からなる。
導体記憶装置は、直列に接続された抵抗Ｒ２１、Ｒ２２
と、抵抗Ｒ２１、Ｒ２２との接続接点Ｃ２に、高電位電
源電圧ＶＰＰを分圧された電位によって駆動されるＮｃ
ｈノンドープトランジスタＴｒ２１とで構成される書込
回路２０１と、ソースが接地されドレインがビット線
（Ｂ２１〜Ｂ２４）に接続され、ゲートがワード線Ｗ２
に接続されたメモリセル（Ｔｒ２６〜Ｔｒ２９）で構成
されるメモリセルアレイ２０３と、メモリセルアレイ２
０３のビット線（Ｂ２１〜Ｂ２４）を選択するＰｃｈト
ランジスタ（Ｔｒ２２〜Ｔｒ２５）で構成されるセレク
タ回路２０２からなる。
【０００４】抵抗Ｒ２１、Ｒ２２の抵抗比からなる接点
Ｃ２の電位をＮｃｈノンドープトランジスタＴｒ２１の
ゲートへ印加し、ＮｃｈノンドープトランジスタＴｒ２
１のソース側接点Ａ２より書込に必要なドレイン電圧レ
ベルを出力する。
Ｃ２の電位をＮｃｈノンドープトランジスタＴｒ２１の
ゲートへ印加し、ＮｃｈノンドープトランジスタＴｒ２
１のソース側接点Ａ２より書込に必要なドレイン電圧レ
ベルを出力する。
【０００５】また、ＮｃｈノンドープトランジスタＴｒ
２１の閾値はほぼ０ｖであるため、接点Ｃ２の電位と接
点Ａ２の電位は、等しい電位に設定される。
２１の閾値はほぼ０ｖであるため、接点Ｃ２の電位と接
点Ａ２の電位は、等しい電位に設定される。
【０００６】次に、この従来の不揮発性半導体記憶装置
のメモリセルＴｒ２６に書込を行う場合、ワード線Ｗ２
に高電圧を印加し、ＰｃｈトランジスタＴｒ２２のゲ−
ト信号Ｙ２１のレベルを（接点Ａ２のレベル−｜ＶＴＰ
２｜）以下とし、（ただし、ＶＴＰ２はＰｃｈトランジ
スタＴｒ２２の閾値である）ＰｃｈトランジスタＴｒ２
２をオンさせ、メモリセルＴｒ２６のドレインへ電圧を
供給し、メモリセルＴｒ２６がオンしドレイン電流が流
れ、メモリセルＴｒ２６のドレイン近傍でホットエレク
トロンが発生しメモリセルＴｒ２６のフローテングゲー
トへ電子が注入され書込が行われる。 この時、 メモリ
セルＴｒ２６はドレイン電流を流すため、Ａ２点はＮｃ
ｈノンドープトランジスタＴｒ２１のオン抵抗とメモリ
セルＴｒ２６のドレイン電流の積分低下するが、通常Ｎ
ｃｈノンドープトランジスタＴｒ２１のオン抵抗が小さ
くなるように設定するためＡ点はほぼ設定値近傍にあ
り、書込スピードが遅くなることはない。Ｎｃｈノンド
ープトランジスタＴｒ２１（ＶＴ＝０ｖ）が飽和領域で
動作していると電流Ｉｄｓは、 Ｉｄｓ＝（１／２）β（Ｗ／Ｌ）Ｖｇｓ2 Ｉｄｓは最大負荷電流に合わせ、βはプロセスによって
決まる。Ｖｇｓ＝Ｃ２−Ａ２であり、接点Ａ２は書込電
圧で任意の設定値である。結果、負荷電流によってＷ／
Ｌを決めることができる。
のメモリセルＴｒ２６に書込を行う場合、ワード線Ｗ２
に高電圧を印加し、ＰｃｈトランジスタＴｒ２２のゲ−
ト信号Ｙ２１のレベルを（接点Ａ２のレベル−｜ＶＴＰ
２｜）以下とし、（ただし、ＶＴＰ２はＰｃｈトランジ
スタＴｒ２２の閾値である）ＰｃｈトランジスタＴｒ２
２をオンさせ、メモリセルＴｒ２６のドレインへ電圧を
供給し、メモリセルＴｒ２６がオンしドレイン電流が流
れ、メモリセルＴｒ２６のドレイン近傍でホットエレク
トロンが発生しメモリセルＴｒ２６のフローテングゲー
トへ電子が注入され書込が行われる。 この時、 メモリ
セルＴｒ２６はドレイン電流を流すため、Ａ２点はＮｃ
ｈノンドープトランジスタＴｒ２１のオン抵抗とメモリ
セルＴｒ２６のドレイン電流の積分低下するが、通常Ｎ
ｃｈノンドープトランジスタＴｒ２１のオン抵抗が小さ
くなるように設定するためＡ点はほぼ設定値近傍にあ
り、書込スピードが遅くなることはない。Ｎｃｈノンド
ープトランジスタＴｒ２１（ＶＴ＝０ｖ）が飽和領域で
動作していると電流Ｉｄｓは、 Ｉｄｓ＝（１／２）β（Ｗ／Ｌ）Ｖｇｓ2 Ｉｄｓは最大負荷電流に合わせ、βはプロセスによって
決まる。Ｖｇｓ＝Ｃ２−Ａ２であり、接点Ａ２は書込電
圧で任意の設定値である。結果、負荷電流によってＷ／
Ｌを決めることができる。
【０００７】
【発明が解決しようとする課題】しかしながら、従来の
不揮発性半導体記憶装置のメモリセル（Ｔｒ２６〜Ｔｒ
２９）のすべてに書込を行う場合、ワード線を高電圧と
し、ＰｃｈトランジスタＴｒ２２のゲ−ト信号Ｙ２１の
レベルを（接点Ａ２のレベル−｜ＶＴＰ２｜）以下と
し、（ただし、ＶＴＰ２はＰｃｈトランジスタＴｒ２２
の閾値である）Ｐｃｈトランジスタ（Ｔｒ２２〜２５）
を全てオンさせ、メモリセル（Ｔｒ２６〜Ｔｒ２９）の
ドレインへ電圧を供給する。
不揮発性半導体記憶装置のメモリセル（Ｔｒ２６〜Ｔｒ
２９）のすべてに書込を行う場合、ワード線を高電圧と
し、ＰｃｈトランジスタＴｒ２２のゲ−ト信号Ｙ２１の
レベルを（接点Ａ２のレベル−｜ＶＴＰ２｜）以下と
し、（ただし、ＶＴＰ２はＰｃｈトランジスタＴｒ２２
の閾値である）Ｐｃｈトランジスタ（Ｔｒ２２〜２５）
を全てオンさせ、メモリセル（Ｔｒ２６〜Ｔｒ２９）の
ドレインへ電圧を供給する。
【０００８】そして、メモリセル（Ｔｒ２６〜Ｔｒ２
９）がオンしメモリセル（Ｔｒ２６〜Ｔｒ２９）全てに
ドレイン電流が流れ、メモリセル（Ｔｒ２６〜Ｔｒ２
９）のドレイン近傍でホットエレクトロンが発生し、メ
モリセル（Ｔｒ２６〜Ｔｒ２９）のフローテングゲート
へ電子が注入され書込が行われる。
９）がオンしメモリセル（Ｔｒ２６〜Ｔｒ２９）全てに
ドレイン電流が流れ、メモリセル（Ｔｒ２６〜Ｔｒ２
９）のドレイン近傍でホットエレクトロンが発生し、メ
モリセル（Ｔｒ２６〜Ｔｒ２９）のフローテングゲート
へ電子が注入され書込が行われる。
【０００９】この時の電位分布を示す図４を参照する
と、メモリセル（Ｔｒ２６〜Ｔｒ２９）全てドレイン電
流を流すため、接点Ａ２の電位は、Ｎｃｈノンドープト
ランジスタＴｒ２１のオン抵抗とメモリセル（Ｔｒ２６
〜Ｔｒ２９）の全てのドレイン電流Ｉｗ０の積分低下す
るため、基準電位Ｃ２からゲート電圧（Ｖｇｓ）分だけ
低下し、書込みリミット電圧ＷＸより下がってしまう。
と、メモリセル（Ｔｒ２６〜Ｔｒ２９）全てドレイン電
流を流すため、接点Ａ２の電位は、Ｎｃｈノンドープト
ランジスタＴｒ２１のオン抵抗とメモリセル（Ｔｒ２６
〜Ｔｒ２９）の全てのドレイン電流Ｉｗ０の積分低下す
るため、基準電位Ｃ２からゲート電圧（Ｖｇｓ）分だけ
低下し、書込みリミット電圧ＷＸより下がってしまう。
【００１０】すなわち、Ｎｃｈノンドープトランジスタ
Ｔｒのオン抵抗を小さくなるように設定していても、メ
モリセル（Ｔｒ２６〜Ｔｒ２９）の合計のドレイン電流
は前記に説明を行ったメモリセルＴｒ２６だけに書き込
みを行う場合よりも大きくなるため、Ａ点は設定値より
かなり低くなることとなり、メモリセル（Ｔｒ２６〜Ｔ
ｒ２９）の書込スピードがメモリセルＴｒ２６だけの書
込スピードに比べ遅くなる。
Ｔｒのオン抵抗を小さくなるように設定していても、メ
モリセル（Ｔｒ２６〜Ｔｒ２９）の合計のドレイン電流
は前記に説明を行ったメモリセルＴｒ２６だけに書き込
みを行う場合よりも大きくなるため、Ａ点は設定値より
かなり低くなることとなり、メモリセル（Ｔｒ２６〜Ｔ
ｒ２９）の書込スピードがメモリセルＴｒ２６だけの書
込スピードに比べ遅くなる。
【００１１】問題点は、書込を行うメモリセルの数が変
わった場合、書込負荷線のリミット電圧ＷＸが変化する
ことになり、メモリセルへの書込の数により書込時間が
変動してしまうことである。
わった場合、書込負荷線のリミット電圧ＷＸが変化する
ことになり、メモリセルへの書込の数により書込時間が
変動してしまうことである。
【００１２】その理由は、書込を行うメモリセルの数が
変化した場合、Ｎｃｈノンドープトランジスタのソース
フォロワからメモリセルへの電流が変化し、Ｎｃｈノン
ドープトランジスタのソースフォロワの出力電圧が変化
してしまうためである。
変化した場合、Ｎｃｈノンドープトランジスタのソース
フォロワからメモリセルへの電流が変化し、Ｎｃｈノン
ドープトランジスタのソースフォロワの出力電圧が変化
してしまうためである。
【００１３】したがって、本発明の目的は、書込を行う
メモリセルの数が変化した場合、Ｎｃｈノンドープトラ
ンジスタのソースフォロワからメモリセルへの電流が変
化しても、Ｎｃｈノンドープトランジスタのソースフォ
ロワの出力電圧が変化しないようにすることである。
メモリセルの数が変化した場合、Ｎｃｈノンドープトラ
ンジスタのソースフォロワからメモリセルへの電流が変
化しても、Ｎｃｈノンドープトランジスタのソースフォ
ロワの出力電圧が変化しないようにすることである。
【００１４】
【課題を解決するための手段】本発明の半導体記憶装置
は、行および列の両方向にアレイ状に配置された複数の
メモリセルと、前記メモリセルを前記列ごとに共通にそ
れぞれ接続する複数のビット線と、前記メモリセルを前
記行ごとに共通にそれぞれ接続する複数のワード線とを
含むメモリセルアレイと、制御信号を受けて前記複数の
ビット線を選択的に活性化して前記メモリセルを選択す
るセレクタと、前記セレクタを介して前記メモリセルに
書込み電流を供給する書込み回路とを備える半導体記憶
装置において、前記書込み回路は、前記メモリセルの１
個に書込む時と前記メモリセルの複数個に同時に書込む
時とで前記セレクタの駆動端の電位がほぼ同一になるよ
う制御する構成である。
は、行および列の両方向にアレイ状に配置された複数の
メモリセルと、前記メモリセルを前記列ごとに共通にそ
れぞれ接続する複数のビット線と、前記メモリセルを前
記行ごとに共通にそれぞれ接続する複数のワード線とを
含むメモリセルアレイと、制御信号を受けて前記複数の
ビット線を選択的に活性化して前記メモリセルを選択す
るセレクタと、前記セレクタを介して前記メモリセルに
書込み電流を供給する書込み回路とを備える半導体記憶
装置において、前記書込み回路は、前記メモリセルの１
個に書込む時と前記メモリセルの複数個に同時に書込む
時とで前記セレクタの駆動端の電位がほぼ同一になるよ
う制御する構成である。
【００１５】また、本発明の半導体記憶装置の前記書込
み回路は、基準電位を正転入力に受ける差動アンプと、
前記差動アンプの出力をゲートに受け、その電流路を前
記セレクタの前記駆動端に接続する駆動トランジスタと
を備え、前記駆動トランジスタの前記電流路の一方を前
記差動アンプの反転入力に入力して前記電流路の一方の
電位を前記基準電位に等しくする構成することもでき
る。
み回路は、基準電位を正転入力に受ける差動アンプと、
前記差動アンプの出力をゲートに受け、その電流路を前
記セレクタの前記駆動端に接続する駆動トランジスタと
を備え、前記駆動トランジスタの前記電流路の一方を前
記差動アンプの反転入力に入力して前記電流路の一方の
電位を前記基準電位に等しくする構成することもでき
る。
【００１６】さらに、本発明の半導体記憶装置の前記駆
動トランジスタは、Ｎチャネルデプレッション型ＭＯＳ
トランジスタである構成することもでき、本発明の半導
体記憶装置の前記駆動トランジスタの前記電流路の一方
は、ソース端子である構成とすることもできる。
動トランジスタは、Ｎチャネルデプレッション型ＭＯＳ
トランジスタである構成することもでき、本発明の半導
体記憶装置の前記駆動トランジスタの前記電流路の一方
は、ソース端子である構成とすることもできる。
【００１７】さらにまた、本発明の半導体記憶装置の前
記基準電位は、高電位電源線に接続された第１の抵抗と
低電位電源線に接続された第２の抵抗とを直列接続し、
前記第１の抵抗および前記第２の抵抗の接続接点の分圧
電位として与えられる構成ともでき、本発明の半導体記
憶装置の前記メモリセルは、不揮発性半導体トタンジス
タで構成することもできる。
記基準電位は、高電位電源線に接続された第１の抵抗と
低電位電源線に接続された第２の抵抗とを直列接続し、
前記第１の抵抗および前記第２の抵抗の接続接点の分圧
電位として与えられる構成ともでき、本発明の半導体記
憶装置の前記メモリセルは、不揮発性半導体トタンジス
タで構成することもできる。
【００１８】また、本発明の半導体記憶装置の前記セレ
クタは、前記制御信号をゲートに受け、ソースを前記駆
動トランジスタの前記一方の電流路端に接続し、ドレイ
ンを前記ビット線に接続したセレクタＭＯＳトランジス
タを具備する構成とすることもでき、本発明の半導体記
憶装置の前記セレクタＭＯＳトランジスタはＰチャネル
ＭＯＳトランジスタである構成とすることもできる。
クタは、前記制御信号をゲートに受け、ソースを前記駆
動トランジスタの前記一方の電流路端に接続し、ドレイ
ンを前記ビット線に接続したセレクタＭＯＳトランジス
タを具備する構成とすることもでき、本発明の半導体記
憶装置の前記セレクタＭＯＳトランジスタはＰチャネル
ＭＯＳトランジスタである構成とすることもできる。
【００１９】
【作用】本発明の半導体記憶装置は、ＶＰＰ端子と接地
間に直列に接続された抵抗によってＶＰＰ電圧が分圧さ
れ、分圧された電圧を基準電圧とし差動アンプの正側端
子に入力し、差動アンプの出力をＶＰＰ端子にドレイン
に接続するＮｃｈノンドープトランジスタのゲートへ入
力する。
間に直列に接続された抵抗によってＶＰＰ電圧が分圧さ
れ、分圧された電圧を基準電圧とし差動アンプの正側端
子に入力し、差動アンプの出力をＶＰＰ端子にドレイン
に接続するＮｃｈノンドープトランジスタのゲートへ入
力する。
【００２０】また、Ｎｃｈノンドープトランジスタのソ
ース側を差動アンプの負側端子に帰還させ、さらに、書
込に必要な電圧をＮｃｈノンドープトランジスタのソー
ス側より出力する。
ース側を差動アンプの負側端子に帰還させ、さらに、書
込に必要な電圧をＮｃｈノンドープトランジスタのソー
ス側より出力する。
【００２１】ここで、メモリセルへの書き込み電流が増
加しＮｃｈノンドープトランジスタのソースレベルが抵
抗の分圧レベルより低くなった場合、差動アンプの出力
レベルが高くなり、Ｎｃｈノンドープトランジスタの電
流能力を上昇させＮｃｈノンドープトランジスタのソー
スレベルを抵抗の分圧レベルへ近づくよう差動アンプが
制御する。
加しＮｃｈノンドープトランジスタのソースレベルが抵
抗の分圧レベルより低くなった場合、差動アンプの出力
レベルが高くなり、Ｎｃｈノンドープトランジスタの電
流能力を上昇させＮｃｈノンドープトランジスタのソー
スレベルを抵抗の分圧レベルへ近づくよう差動アンプが
制御する。
【００２２】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。本発明の実施の形態の半導
体記憶装置の回路図を図１に示す。
て図面を参照して説明する。本発明の実施の形態の半導
体記憶装置の回路図を図１に示す。
【００２３】図１を参照すると、本発明の一実施の形態
の半導体記憶装置は、高電位電源端子ＶＰＰと接地間に
直列に接続された抵抗Ｒ１１、Ｒ１２によって高電位電
源ＶＰＰの電圧が分圧され、分圧された電圧を差動アン
プ１１１の正側端子に入力し、ドレインをＶＰＰ端子に
接続し差動アンプ１１１の出力をゲートに接続するＮｃ
ｈノンドープトランジスタＴｒ１１と、Ｎｃｈノンドー
プトランジスタＴｒ１１のソースを差動アンプ１１１の
負側端子に入力する構成とする書込回路１０１と、ソー
スが接地されドレインがビット線（Ｂ１１〜Ｂ１４）に
接続されゲートがワード線Ｗ１に接続されたメモリセル
（Ｔｒ１６〜Ｔｒ１９）で構成されるメモリセルアレイ
１０３と、メモリセルアレイのビット線（Ｂ１１〜Ｂ１
４）を選択するＰｃｈトランジスタ（Ｔｒ１２〜Ｔｒ１
５）で構成されるセレクタ回路１０２からなる。
の半導体記憶装置は、高電位電源端子ＶＰＰと接地間に
直列に接続された抵抗Ｒ１１、Ｒ１２によって高電位電
源ＶＰＰの電圧が分圧され、分圧された電圧を差動アン
プ１１１の正側端子に入力し、ドレインをＶＰＰ端子に
接続し差動アンプ１１１の出力をゲートに接続するＮｃ
ｈノンドープトランジスタＴｒ１１と、Ｎｃｈノンドー
プトランジスタＴｒ１１のソースを差動アンプ１１１の
負側端子に入力する構成とする書込回路１０１と、ソー
スが接地されドレインがビット線（Ｂ１１〜Ｂ１４）に
接続されゲートがワード線Ｗ１に接続されたメモリセル
（Ｔｒ１６〜Ｔｒ１９）で構成されるメモリセルアレイ
１０３と、メモリセルアレイのビット線（Ｂ１１〜Ｂ１
４）を選択するＰｃｈトランジスタ（Ｔｒ１２〜Ｔｒ１
５）で構成されるセレクタ回路１０２からなる。
【００２４】次に、本発明の実施の形態の半導体記憶装
置の電位を示す図２を参照して、本発明の実施の形態の
半導体記憶装置の動作を説明する。
置の電位を示す図２を参照して、本発明の実施の形態の
半導体記憶装置の動作を説明する。
【００２５】本発明の実施の形態の半導体記憶装置は、
電源電圧ＶＰＰを抵抗Ｒ１１、Ｒ１２の抵抗からなるＣ
１点の分圧電位を基準電電位とし、この基準電位を差動
アンプ１１１の正側端子に入力し、差動アンプ１１１の
出力Ｂ１をＮｃｈノンドープトランジスタＴｒ１１のゲ
ートへ入力する。
電源電圧ＶＰＰを抵抗Ｒ１１、Ｒ１２の抵抗からなるＣ
１点の分圧電位を基準電電位とし、この基準電位を差動
アンプ１１１の正側端子に入力し、差動アンプ１１１の
出力Ｂ１をＮｃｈノンドープトランジスタＴｒ１１のゲ
ートへ入力する。
【００２６】また、ＮｃｈノンドープＴｒのソース側Ａ
１点を差動アンプ１１１の負側端子に帰還させ、さら
に、書込に必要なドレイン電圧レベルをＮｃｈノンドー
プトランジスタＴｒ１１のソース側Ａ１点より出力す
る。
１点を差動アンプ１１１の負側端子に帰還させ、さら
に、書込に必要なドレイン電圧レベルをＮｃｈノンドー
プトランジスタＴｒ１１のソース側Ａ１点より出力す
る。
【００２７】ここで、再び、図２を参照すると、Ａ１点
のメモリセルへの書き込み電流Ｉｗ０が増加し、Ａ１点
のレベルがＣ１点のレベルより低くなった場合、差動ア
ンプ１１１の出力レベルＢ１点が高くなり、Ｎｃｈノン
ドープトランジスタＴｒ１１の電流能力を上昇させＡ１
点のレベルをＣ１点のレベルへ近づくよう、差動アンプ
１１１が制御する。
のメモリセルへの書き込み電流Ｉｗ０が増加し、Ａ１点
のレベルがＣ１点のレベルより低くなった場合、差動ア
ンプ１１１の出力レベルＢ１点が高くなり、Ｎｃｈノン
ドープトランジスタＴｒ１１の電流能力を上昇させＡ１
点のレベルをＣ１点のレベルへ近づくよう、差動アンプ
１１１が制御する。
【００２８】ＮｃｈノンドープトランジスタＴｒ１１
（ＶＴ＝０ｖ）が飽和領域で動作していると電流Ｉｄｓ
は、 Ｉｄｓ＝（１／２）β（Ｗ／Ｌ）Ｖｇｓ2 Ｉｄｓは最大負荷電流に合わせ、βはプロセスによって
決まる。Ｖｇｓ＝Ｂ１−Ａ１であり、Ａ１は書込電圧で
任意の設定値である。接点Ｂ１は最大で電源電位ＶＰＰ
まで制御できうるので、接点Ａ１のレベルを一定に保つ
オペアンプの制御範囲が決まる。結果、負荷電流によっ
てＷ／Ｌを決めることができる。
（ＶＴ＝０ｖ）が飽和領域で動作していると電流Ｉｄｓ
は、 Ｉｄｓ＝（１／２）β（Ｗ／Ｌ）Ｖｇｓ2 Ｉｄｓは最大負荷電流に合わせ、βはプロセスによって
決まる。Ｖｇｓ＝Ｂ１−Ａ１であり、Ａ１は書込電圧で
任意の設定値である。接点Ｂ１は最大で電源電位ＶＰＰ
まで制御できうるので、接点Ａ１のレベルを一定に保つ
オペアンプの制御範囲が決まる。結果、負荷電流によっ
てＷ／Ｌを決めることができる。
【００２９】次に、メモリセルＴｒ１６に書込を行う場
合を説明する。
合を説明する。
【００３０】まず、ワード線Ｗ１に高電圧を印加し、Ｐ
ｃｈトランジスタＴｒ１２のゲ−ト信号Ｙ１１のレベル
を（接点Ａ１のレベル−｜ＶＴＰ１｜）以下とし、（た
だし、ＶＴＰ１はＰｃｈトランジスタＴｒ１２の閾値で
ある）ＰｃｈトランジスタＴｒ１２をオンさせ、メモリ
セルＴｒ１６のドレインへ電圧を供給する。
ｃｈトランジスタＴｒ１２のゲ−ト信号Ｙ１１のレベル
を（接点Ａ１のレベル−｜ＶＴＰ１｜）以下とし、（た
だし、ＶＴＰ１はＰｃｈトランジスタＴｒ１２の閾値で
ある）ＰｃｈトランジスタＴｒ１２をオンさせ、メモリ
セルＴｒ１６のドレインへ電圧を供給する。
【００３１】そして、メモリセルＴｒ１６がオンしドレ
イン電流が流れ、メモリセルＴｒ１６のドレイン近傍で
ホットエレクトロンが発生し、メモリセルＴｒ１６のフ
ローテングゲートへ電子が注入され書込が行われる。
イン電流が流れ、メモリセルＴｒ１６のドレイン近傍で
ホットエレクトロンが発生し、メモリセルＴｒ１６のフ
ローテングゲートへ電子が注入され書込が行われる。
【００３２】この時、メモリセルＴｒ１６はドレイン電
流を流すため、Ａ１点のレベルは下がろうとするが差動
アンプ１１１によりＡ１点はＣ１点のレベルに近いレベ
ルが保たれる。
流を流すため、Ａ１点のレベルは下がろうとするが差動
アンプ１１１によりＡ１点はＣ１点のレベルに近いレベ
ルが保たれる。
【００３３】次に、メモリセルＴｒ１６〜１９にすべて
書込を行う場合を説明する。
書込を行う場合を説明する。
【００３４】この場合は、ワード線に高電圧を印加し、
Ｐｃｈトランジスタ（Ｔｒ１２〜１５）のゲ−ト信号
（Ｙ１１〜Ｙ１４）のレベルを（接点Ａ１のレベル−｜
ＶＴＰＸ｜）以下とし、（ただし、ＶＴＰＸはＰｃｈト
ランジスタ（Ｔｒ１２〜１５Ｐｃｈトランジスタの閾値
である）Ｐｃｈトランジスタ（Ｔｒ１２〜１５）を全て
オンさせ、メモリセル（Ｔｒ１６〜１９）のドレインへ
電圧を供給し、メモリセル（Ｔｒ１６〜Ｔｒ１９）がオ
ンし、メモリセル（Ｔｒ１６〜１９）全てにドレイン電
流が流れ、メモリセル（Ｔｒ１６〜１９）のドレイン近
傍でホットエレクトロンが発生しメモリセル（Ｔｒ１６
〜１９）のフローテングゲートへ電子が注入され書込が
行われる。
Ｐｃｈトランジスタ（Ｔｒ１２〜１５）のゲ−ト信号
（Ｙ１１〜Ｙ１４）のレベルを（接点Ａ１のレベル−｜
ＶＴＰＸ｜）以下とし、（ただし、ＶＴＰＸはＰｃｈト
ランジスタ（Ｔｒ１２〜１５Ｐｃｈトランジスタの閾値
である）Ｐｃｈトランジスタ（Ｔｒ１２〜１５）を全て
オンさせ、メモリセル（Ｔｒ１６〜１９）のドレインへ
電圧を供給し、メモリセル（Ｔｒ１６〜Ｔｒ１９）がオ
ンし、メモリセル（Ｔｒ１６〜１９）全てにドレイン電
流が流れ、メモリセル（Ｔｒ１６〜１９）のドレイン近
傍でホットエレクトロンが発生しメモリセル（Ｔｒ１６
〜１９）のフローテングゲートへ電子が注入され書込が
行われる。
【００３５】この時の電位分布を示す図２を参照する
と、メモリセル（Ｔｒ１６〜１９）全てのドレイン電流
の合計（Ｉｗ０）が、上述に説明をしたメモリセルＴｒ
１６だけに書き込みを行う場合よりも電流を流すため、
Ａ１点のレベルは下がろうとするが、差動アンプ１１１
によりＡ１点のレベルは、Ｃ１点のレベルに近いレベル
が保たれる。
と、メモリセル（Ｔｒ１６〜１９）全てのドレイン電流
の合計（Ｉｗ０）が、上述に説明をしたメモリセルＴｒ
１６だけに書き込みを行う場合よりも電流を流すため、
Ａ１点のレベルは下がろうとするが、差動アンプ１１１
によりＡ１点のレベルは、Ｃ１点のレベルに近いレベル
が保たれる。
【００３６】よって、書き込み時、書き込みを行うメモ
リセルの数が変わり、接点Ａ１を流れる書き込み電流が
変わっても、常に接点Ａ１のレベルは変動しないため、
メモリセルの書き込み数によらず常に同じ書き込みスピ
ードが得られる。
リセルの数が変わり、接点Ａ１を流れる書き込み電流が
変わっても、常に接点Ａ１のレベルは変動しないため、
メモリセルの書き込み数によらず常に同じ書き込みスピ
ードが得られる。
【００３７】より具体的にその効果を従来のものと比較
して説明する。ＶＰＰ＝９．６ｖ、Ａ点の期待値＝５．
６ｖ、最大負荷電流＝２０ｍＡとする。Ａ点の許容範囲
を１００ｍＶとすると、 Ｉｄｓ＝（１／２）β（Ｗ／Ｌ）Ｖｇｓ2 から従来例の半導体記憶装置の書き込み電流は、 ２０ｍＡ＝（１／２）β（Ｗ／Ｌ）（５．７ｖ−５．６
ｖ）2 β・Ｗ／Ｌ＝４ ただし、負荷がゼロのときＡ点は５．７ｖとなる。（フ
ラッシュメモリセルのドレインに高電圧が印加されると
非選択セルがディスターブを受け閾値の変動を引き起こ
す。） 一方、本発明のものは、 ２０ｍＡ＝（１／２）β（Ｗ／Ｌ）（９．６ｖ−５．６
ｖ）2 β（Ｗ／Ｌ）＝２．５ｍ すなわち、Ｗ／Ｌは１／１６００で済むことになる。ま
た、Ａ点の許容範囲を設定する必要もない。
して説明する。ＶＰＰ＝９．６ｖ、Ａ点の期待値＝５．
６ｖ、最大負荷電流＝２０ｍＡとする。Ａ点の許容範囲
を１００ｍＶとすると、 Ｉｄｓ＝（１／２）β（Ｗ／Ｌ）Ｖｇｓ2 から従来例の半導体記憶装置の書き込み電流は、 ２０ｍＡ＝（１／２）β（Ｗ／Ｌ）（５．７ｖ−５．６
ｖ）2 β・Ｗ／Ｌ＝４ ただし、負荷がゼロのときＡ点は５．７ｖとなる。（フ
ラッシュメモリセルのドレインに高電圧が印加されると
非選択セルがディスターブを受け閾値の変動を引き起こ
す。） 一方、本発明のものは、 ２０ｍＡ＝（１／２）β（Ｗ／Ｌ）（９．６ｖ−５．６
ｖ）2 β（Ｗ／Ｌ）＝２．５ｍ すなわち、Ｗ／Ｌは１／１６００で済むことになる。ま
た、Ａ点の許容範囲を設定する必要もない。
【００３８】
【発明の効果】以上の説明のように、本発明の半導体記
憶装置は、差動アンプによって電流能力を制御できるの
で、メモリセルに書込を行う場合、書込を行うメモリセ
ル数の増加によって書き込み電流が増加しても常に一定
の時間で書込ができる効果を有する。
憶装置は、差動アンプによって電流能力を制御できるの
で、メモリセルに書込を行う場合、書込を行うメモリセ
ル数の増加によって書き込み電流が増加しても常に一定
の時間で書込ができる効果を有する。
【００３９】
【図１】本発明の一実施の形態の半導体記憶装置の回路
図である。
図である。
【図２】図１に示す半導体記憶装置の動作時の電位を示
す図である。
す図である。
【図３】従来の半導体記憶装置の回路図である。
【図４】図３に示す従来の半導体記憶装置の動作時の電
位を示す図である。
位を示す図である。
１０１，２０１ 書込み回路 １０２，２０２ セレクタ １０３，２０３ メモリセルアレイ １１１ 差動アンプ Ｔｒ１１〜Ｔｒ１９，Ｔｒ２１〜Ｔｒ２９ トランジス
タ
タ
Claims (8)
- 【請求項１】 行および列の両方向にアレイ状に配置さ
れた複数のメモリセルと、前記メモリセルを前記列ごと
に共通にそれぞれ接続する複数のビット線と、前記メモ
リセルを前記行ごとに共通にそれぞれ接続する複数のワ
ード線とを含むメモリセルアレイと、制御信号を受けて
前記複数のビット線を選択的に活性化して前記メモリセ
ルを選択するセレクタと、前記セレクタを介して前記メ
モリセルに書込み電流を供給する書込み回路とを備える
半導体記憶装置において、 前記書込み回路は、前記メモリセルの１個に書込む時と
前記メモリセルの複数個に同時に書込む時とで前記セレ
クタの駆動端の電位がほぼ同一になるよう制御すること
を特徴とする半導体記憶装置。 - 【請求項２】 前記書込み回路は、基準電位を正転入力
に受ける差動アンプと、前記差動アンプの出力をゲート
に受け、その電流路を前記セレクタの前記駆動端に接続
する駆動トランジスタとを備え、前記駆動トランジスタ
の前記電流路の一方を前記差動アンプの反転入力に入力
して前記電流路の一方の電位を前記基準電位に等しくす
る請求項１記載の半導体記憶装置。 - 【請求項３】 前記駆動トランジスタは、Ｎチャネルデ
プレッション型ＭＯＳトランジスタである請求項２記載
の半導体記憶装置。 - 【請求項４】 前記駆動トランジスタの前記電流路の一
方は、ソース端子である請求項３記載の半導体記憶装
置。 - 【請求項５】 前記基準電位は、高電位電源線に接続さ
れた第１の抵抗と低電位電源線に接続された第２の抵抗
とを直列接続し、前記第１の抵抗および前記第２の抵抗
の接続接点の分圧電位として与えられる請求項１，２，
３または４記載の半導体記憶装置。 - 【請求項６】 前記メモリセルは、不揮発性半導体トタ
ンジスタで構成される請求項１，２，３，４または５記
載の半導体記憶装置。 - 【請求項７】 前記セレクタは、前記制御信号をゲート
に受け、ソースを前記駆動トランジスタの前記一方の電
流路端に接続し、ドレインを前記ビット線に接続したセ
レクタＭＯＳトランジスタを具備する請求項１，２，
３，４，５または６記載の半導体記憶装置。 - 【請求項８】 前記セレクタＭＯＳトランジスタはＰチ
ャネルＭＯＳトランジスタである請求項７記載の半導体
記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23941699A JP2001067886A (ja) | 1999-08-26 | 1999-08-26 | 半導体記憶装置 |
| US09/644,471 US6297991B1 (en) | 1999-08-26 | 2000-08-23 | Nonvolatile semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23941699A JP2001067886A (ja) | 1999-08-26 | 1999-08-26 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001067886A true JP2001067886A (ja) | 2001-03-16 |
Family
ID=17044459
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23941699A Pending JP2001067886A (ja) | 1999-08-26 | 1999-08-26 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6297991B1 (ja) |
| JP (1) | JP2001067886A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003092532A (ja) * | 2001-09-18 | 2003-03-28 | Seiko Instruments Inc | Ｃｍｏｓ回路を有する電子機器 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2871281B1 (fr) * | 2004-04-01 | 2008-06-13 | Atmel Corp | Procede et dispositif d'alimentation de puissance duale pour une memoire non-volatile embarquee |
| WO2005096796A2 (en) * | 2004-04-01 | 2005-10-20 | Atmel Corporation | Method and apparatus for a dual power supply to embedded non-volatile memory |
| KR101043824B1 (ko) * | 2008-02-04 | 2011-06-22 | 주식회사 하이닉스반도체 | 펌핑전압 발생장치 및 그 방법 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0576774B1 (en) * | 1992-06-30 | 1999-09-15 | STMicroelectronics S.r.l. | Voltage regulator for memory devices |
| EP0661717B1 (en) * | 1993-12-31 | 2000-03-29 | STMicroelectronics S.r.l. | Voltage regulator for programming non-volatile and electrically programmable memory cells |
| US5748534A (en) * | 1996-03-26 | 1998-05-05 | Invox Technology | Feedback loop for reading threshold voltage |
| ITMI981193A1 (it) * | 1998-05-29 | 1999-11-29 | St Microelectronics Srl | Dispositivo circuitale e relativo metodo per la propgrammazione di una cella di memoria non volatile a singola tensione di |
-
1999
- 1999-08-26 JP JP23941699A patent/JP2001067886A/ja active Pending
-
2000
- 2000-08-23 US US09/644,471 patent/US6297991B1/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003092532A (ja) * | 2001-09-18 | 2003-03-28 | Seiko Instruments Inc | Ｃｍｏｓ回路を有する電子機器 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6297991B1 (en) | 2001-10-02 |
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| JPH0311127B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030909 |