JPH0428096A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
- Publication number
- JPH0428096A JPH0428096A JP2133031A JP13303190A JPH0428096A JP H0428096 A JPH0428096 A JP H0428096A JP 2133031 A JP2133031 A JP 2133031A JP 13303190 A JP13303190 A JP 13303190A JP H0428096 A JPH0428096 A JP H0428096A
- Authority
- JP
- Japan
- Prior art keywords
- sense amplifier
- bit line
- point
- discrimination level
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 7
- 238000010586 diagram Methods 0.000 abstract description 6
- 238000000034 method Methods 0.000 abstract description 4
- 230000007423 decrease Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
Landscapes
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は浮遊ゲート・トランジスタからなる不揮発性
半導体記憶装置に関するものである。
半導体記憶装置に関するものである。
第４図は従来の不揮発性半導体記憶装置の差動型センス
アンプ回路およびビット線デコーダ、メモリセル、比較
用メモリセルの接続を示す回路図で、図において、Ｍｌ
は制御ゲートがワード線Ｗ、 Ｌに接続されている浮遊
ゲート・トランジスタ、Ｍ２は同様に、制御ゲートがワ
ード線Ｗ、Ｌに接続されている比較用浮遊ゲート・トラ
ンジスタ、３は浮遊ゲート・トランジスタＭｌが複数個
並列接続された複数のビット線の内、１゛本のビット線
を選択するビット線デコーダ、１はビット線デコーダ３
と入力がＢ点で接続されたインバータ、Ｑ３はインバー
タ１の出力がゲートに接続でれ、ドレイン・ソースがそ
れぞれ電源、Ｂ点に接続されたＮチャネルトランジスタ
、Ｑ２はゲート、ドレイン、ソースがそれぞれインバー
タ１の出力、Ｄ点、Ｂ点に接続されたＮチャネルトラン
ジスタ、Ｑｌはゲート。
アンプ回路およびビット線デコーダ、メモリセル、比較
用メモリセルの接続を示す回路図で、図において、Ｍｌ
は制御ゲートがワード線Ｗ、 Ｌに接続されている浮遊
ゲート・トランジスタ、Ｍ２は同様に、制御ゲートがワ
ード線Ｗ、Ｌに接続されている比較用浮遊ゲート・トラ
ンジスタ、３は浮遊ゲート・トランジスタＭｌが複数個
並列接続された複数のビット線の内、１゛本のビット線
を選択するビット線デコーダ、１はビット線デコーダ３
と入力がＢ点で接続されたインバータ、Ｑ３はインバー
タ１の出力がゲートに接続でれ、ドレイン・ソースがそ
れぞれ電源、Ｂ点に接続されたＮチャネルトランジスタ
、Ｑ２はゲート、ドレイン、ソースがそれぞれインバー
タ１の出力、Ｄ点、Ｂ点に接続されたＮチャネルトラン
ジスタ、Ｑｌはゲート。
ドレイン、ソースがそれぞれ、Ｄ点、Ｄ点、電源に接続
されたＰチャネルトランジスタ、 Ｑ９．ＱＩＯはゲ
ートが電源に接続されたＮチャネルトランジスタ、２は
入力が０点で接続されたインバータ、Ｑｌはインバータ
２の出力がゲートに接続され、ドレイン、ソースがそれ
ぞれ電源、０点に接続でれたＮチャネルトランジスタ、
Ｑ７はゲート、ドレイン、ソースがそれぞれインバー
タ２の出力、Ｅ点。
されたＰチャネルトランジスタ、 Ｑ９．ＱＩＯはゲ
ートが電源に接続されたＮチャネルトランジスタ、２は
入力が０点で接続されたインバータ、Ｑｌはインバータ
２の出力がゲートに接続され、ドレイン、ソースがそれ
ぞれ電源、０点に接続でれたＮチャネルトランジスタ、
Ｑ７はゲート、ドレイン、ソースがそれぞれインバー
タ２の出力、Ｅ点。
０点に接続されたＮチャネルトランジスタ、 Ｑｇはゲ
ート、ドレイン、ソースがそれぞれＥ点、Ｅ点、電源に
接続されたＰチャネルトランジスタである。
ート、ドレイン、ソースがそれぞれＥ点、Ｅ点、電源に
接続されたＰチャネルトランジスタである。
次に動作について説明する。まず、浮遊ゲートトランジ
スタで構成されるメモリトランジスタＭ１は、その記憶
情報により浮遊ゲートに電荷が蓄積され、ワード線Ｗ、
Ｌが選択されても導通状態とはならない閾値電圧の高い
状態と、浮遊ゲートに蓄積された電荷が紫外線で消失せ
しめられ、ワード線Ｗ、Ｌが選択されると導通状態とな
る閾値電圧の低い状態という２通りの状態を持つ。複数
のメモリトランジスタＭｘ、Ｍｚの接続式れているビッ
ト線はビット線デコーダ３において、ａｌ 、 ａ２と
いう選択信号によりＮチャネルトランジスタＱ４ ｅ
ＱＲ２＞ｆ導通状態になることにより選択される、ざら
にワード線ＷＬによりメモリトランジスタＭｌが選択さ
れると、ビット線の電位はインバータ１とＮチャネルト
ランジスタロ３により構成される帰還型バイアス回路に
より、メモリトランジスタＭ１が導通状態か否かで所定
の振幅を持つ。この電圧振幅はビット線選択デコーダ３
を介してＢ点に現れ、Ｎチャネルトランジスタロ２はＢ
点電位が所定の電圧より高ければ非導通状態、低ければ
導通状態となる。
スタで構成されるメモリトランジスタＭ１は、その記憶
情報により浮遊ゲートに電荷が蓄積され、ワード線Ｗ、
Ｌが選択されても導通状態とはならない閾値電圧の高い
状態と、浮遊ゲートに蓄積された電荷が紫外線で消失せ
しめられ、ワード線Ｗ、Ｌが選択されると導通状態とな
る閾値電圧の低い状態という２通りの状態を持つ。複数
のメモリトランジスタＭｘ、Ｍｚの接続式れているビッ
ト線はビット線デコーダ３において、ａｌ 、 ａ２と
いう選択信号によりＮチャネルトランジスタＱ４ ｅ
ＱＲ２＞ｆ導通状態になることにより選択される、ざら
にワード線ＷＬによりメモリトランジスタＭｌが選択さ
れると、ビット線の電位はインバータ１とＮチャネルト
ランジスタロ３により構成される帰還型バイアス回路に
より、メモリトランジスタＭ１が導通状態か否かで所定
の振幅を持つ。この電圧振幅はビット線選択デコーダ３
を介してＢ点に現れ、Ｎチャネルトランジスタロ２はＢ
点電位が所定の電圧より高ければ非導通状態、低ければ
導通状態となる。
ＱＲが非導通状態であれば、Ｐチャネルトランジスタロ
１により、Ｄ点には（電源レベル）−（Ｑｌのしきい値
電圧）レベルが現れる。またＱＲが導通状態であれば、
Ｐチャネルトランジスタロ１の導通抵抗とＱＲ、Ｑ４
、 ＱＩＳ 、 Ｍ１全体の導通抵抗の比で分割された
電位が現れる。一方、比較用浮遊ゲートトランジスタＭ
ｚ、ＮチャネルトランジスタＱ７．Ｑｇ、Ｑｇ。
１により、Ｄ点には（電源レベル）−（Ｑｌのしきい値
電圧）レベルが現れる。またＱＲが導通状態であれば、
Ｐチャネルトランジスタロ１の導通抵抗とＱＲ、Ｑ４
、 ＱＩＳ 、 Ｍ１全体の導通抵抗の比で分割された
電位が現れる。一方、比較用浮遊ゲートトランジスタＭ
ｚ、ＮチャネルトランジスタＱ７．Ｑｇ、Ｑｇ。
Ｑｌｏ、ＰチャネルトランジスタＱ６、インバータ２も
同様の構成をとっており、 Ｍ２は導通状態の浮遊ゲー
トトランジスタで、Ｅ点にはＱｇ １ Ｑ７１ Ｑｅ
＊ ＱＩＯ、Ｍ２の導通抵抗の比で分割された電位が現
れる。
同様の構成をとっており、 Ｍ２は導通状態の浮遊ゲー
トトランジスタで、Ｅ点にはＱｇ １ Ｑ７１ Ｑｅ
＊ ＱＩＯ、Ｍ２の導通抵抗の比で分割された電位が現
れる。
この電位が差動型センスアンプの基準電圧として人力さ
れる。すなわち、Ｅ点とＤ点のレベルを比較し、Ｅ点と
Ｄ点のわずかな電位差を大きく増幅して出力するや 〔発明が解決しようとする課題〕 従来の不揮発性半導体記憶装置は以上のように構ＦｆＣ
されていたので、高集積化に伴なうメモリセルサイズの
縮少によりメモリセル電流が低下するため、ビット線を
充電させるＮチャネルトランジスタロ３の充電能力も低
くせねばならず、このためビット線をＧＮＤレベルから
所定の電位まで充電する時間が長くなり、高速化の妨げ
となるという問題点があった。
れる。すなわち、Ｅ点とＤ点のレベルを比較し、Ｅ点と
Ｄ点のわずかな電位差を大きく増幅して出力するや 〔発明が解決しようとする課題〕 従来の不揮発性半導体記憶装置は以上のように構ＦｆＣ
されていたので、高集積化に伴なうメモリセルサイズの
縮少によりメモリセル電流が低下するため、ビット線を
充電させるＮチャネルトランジスタロ３の充電能力も低
くせねばならず、このためビット線をＧＮＤレベルから
所定の電位まで充電する時間が長くなり、高速化の妨げ
となるという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、メモリセルが縮少しても高速な不揮発性半導
体記憶装置を得ることを目的とする。
たもので、メモリセルが縮少しても高速な不揮発性半導
体記憶装置を得ることを目的とする。
この発明に係る不揮発性半導体記憶装置は、浮遊ゲート
トランジスタからなるメモリアレイのビア）線と、比較
用浮遊ゲートトランジスタラ持つリファレンスラインを
有する差動型センスアンプ回路において、 ビットラインおよびリファレンスラ’（７ｆスＩ’ンバ
イ時にイコライズし、かつ、センスアンプの１φ′判定
レベル１１１判定レベルの中間程度の電圧にするもので
ある。
トランジスタからなるメモリアレイのビア）線と、比較
用浮遊ゲートトランジスタラ持つリファレンスラインを
有する差動型センスアンプ回路において、 ビットラインおよびリファレンスラ’（７ｆスＩ’ンバ
イ時にイコライズし、かつ、センスアンプの１φ′判定
レベル１１１判定レベルの中間程度の電圧にするもので
ある。
この発明における差動型センスアンプは、スタンバイ時
にピントラインとリファレンスラインをイコライズし、
かつセンスアンプの１φ′判定レベルと′１′判定レベ
ルの中間程度の電圧にすることにより、ビットラインお
よびリファレンスラインの充電時間が殆んど無視でき、
どんなアクセス方法においても高速化できる。
にピントラインとリファレンスラインをイコライズし、
かつセンスアンプの１φ′判定レベルと′１′判定レベ
ルの中間程度の電圧にすることにより、ビットラインお
よびリファレンスラインの充電時間が殆んど無視でき、
どんなアクセス方法においても高速化できる。
以下、この発明の一実施例を図について説明する。第１
図はこの発明の一実施例である差動型センスアンプ回路
とその付属回路の回路図を示し、前記従来のものと同一
符号は同一 または相当部分を示す。図において％ Ｑ
ｔｓ ＃ Ｑｌ’ ＊ ＱＩｌｌｇ・・・はＮチャネル
トランジスタで、しきい値ＶＴＲを利用して。
図はこの発明の一実施例である差動型センスアンプ回路
とその付属回路の回路図を示し、前記従来のものと同一
符号は同一 または相当部分を示す。図において％ Ｑ
ｔｓ ＃ Ｑｌ’ ＊ ＱＩｌｌｇ・・・はＮチャネル
トランジスタで、しきい値ＶＴＲを利用して。
電源電子をセンスアンプの“φ”牛定レベルと“１”判
定レベルの中間程度にまで降圧させるものである。Ｑｌ
ｌ、Ｑｌ２はＮチャネルトランジスタで、ゲートにはチ
ップ・イネーブル（ｏ８）信号、ドレインは０点、ソー
スはそれぞれＡ点とＦ点に接続されている。こうして、
スタンバイ（Ｏｅ＝＝’Ｅ’）時に、Ｎチャネルトラン
ジスタＱｌｌ、Ｑｕが導通し、ビット線およびリファレ
ンスラインを所定の電位まで充電する。この状態を第２
図のタイミングチャートに示す。
定レベルの中間程度にまで降圧させるものである。Ｑｌ
ｌ、Ｑｌ２はＮチャネルトランジスタで、ゲートにはチ
ップ・イネーブル（ｏ８）信号、ドレインは０点、ソー
スはそれぞれＡ点とＦ点に接続されている。こうして、
スタンバイ（Ｏｅ＝＝’Ｅ’）時に、Ｎチャネルトラン
ジスタＱｌｌ、Ｑｕが導通し、ビット線およびリファレ
ンスラインを所定の電位まで充電する。この状態を第２
図のタイミングチャートに示す。
第３図はこの発明の他の実施例を示す回路図で図におい
て、４はリファレンス電圧発生回路でこのリファレンス
電圧発生回路４はスタンバイ時に活性化でれ、Ｎチャネ
ルトランジスタＱｌｌ、Ｑｌ２のゲートへ接続でれてい
る。スタンバイ時ニ、リファレンス電圧である（センス
アンプの“φ”判定レベルと“１”判定レベルの中間程
度の電圧）＋（ＮチャネルトランジスタＱｌｌ、Ｑｌ２
のしきい値電圧）をＱｌｌ 、 Ｑｌ２のゲートへ印加
することにより、ビット線へ所定の電位を与える。
て、４はリファレンス電圧発生回路でこのリファレンス
電圧発生回路４はスタンバイ時に活性化でれ、Ｎチャネ
ルトランジスタＱｌｌ、Ｑｌ２のゲートへ接続でれてい
る。スタンバイ時ニ、リファレンス電圧である（センス
アンプの“φ”判定レベルと“１”判定レベルの中間程
度の電圧）＋（ＮチャネルトランジスタＱｌｌ、Ｑｌ２
のしきい値電圧）をＱｌｌ 、 Ｑｌ２のゲートへ印加
することにより、ビット線へ所定の電位を与える。
以上のようにこの発明によれば、スタンバイ時に、ビッ
トラインおよびリファレンスラインをイコライズし、か
つセンスアンプの“φ”判定レベルと′″１１判定レベ
ルの中間程度にすることにより、いかなるアクセス法に
おいても高速となる。
トラインおよびリファレンスラインをイコライズし、か
つセンスアンプの“φ”判定レベルと′″１１判定レベ
ルの中間程度にすることにより、いかなるアクセス法に
おいても高速となる。
第１図はこの発明の一実施例である差動型センスアンプ
回路およびその付属回路の回路図、第２図は第１図の回
路の動作を示すフローチャート図第３図はこの発明の他
の実施例を示す差動型センスアンプ回路およびその付属
回路の回路図、第４図は従来の不揮発性半導体装置の差
動型センスアンプ回路およびビット線デコーダ、メモリ
セル、比較用メモリセルの接続を示す回路図である。 図において、１１）、（２）はインバータ、Ｑｌ 、
ＱａはＰチャネルトランジスタ、 Ｑ２〜Ｑ１７はＮチ
ャネルトランジスタ、Ｍｌは浮遊ゲートトランジスタ（
メモリトランジスタ）、鱒は比較用浮遊ゲート・トラン
ジスタ、４はリファレンス回路を示す。 なお、図中、同一符号は同一 又は相当部分を示す。 第１図 封 １．２ インバータ Ｑｒ、Ｑａ：Ｐ千−Ｆネ）レトランジスタＱ２−Ｏｎ：
Ｎナイオルトクシシスタ Ｍｔ’：８Ｍゲートトランジスタ （メモリトランジスタ） ／′ＩｚＪ乙較用浮遊ゲート）う、ジ′スタ第２図 第３図 ヱカ 第４図
回路およびその付属回路の回路図、第２図は第１図の回
路の動作を示すフローチャート図第３図はこの発明の他
の実施例を示す差動型センスアンプ回路およびその付属
回路の回路図、第４図は従来の不揮発性半導体装置の差
動型センスアンプ回路およびビット線デコーダ、メモリ
セル、比較用メモリセルの接続を示す回路図である。 図において、１１）、（２）はインバータ、Ｑｌ 、
ＱａはＰチャネルトランジスタ、 Ｑ２〜Ｑ１７はＮチ
ャネルトランジスタ、Ｍｌは浮遊ゲートトランジスタ（
メモリトランジスタ）、鱒は比較用浮遊ゲート・トラン
ジスタ、４はリファレンス回路を示す。 なお、図中、同一符号は同一 又は相当部分を示す。 第１図 封 １．２ インバータ Ｑｒ、Ｑａ：Ｐ千−Ｆネ）レトランジスタＱ２−Ｏｎ：
Ｎナイオルトクシシスタ Ｍｔ’：８Ｍゲートトランジスタ （メモリトランジスタ） ／′ＩｚＪ乙較用浮遊ゲート）う、ジ′スタ第２図 第３図 ヱカ 第４図
Claims (1)
- 浮遊ゲート・トランジスタからなるメモリアレイのビ
ットラインと、比較用浮遊ゲート・トランジスタを持つ
リフアレンスラインを有する差動型センスアンプ回路に
おいて、前記ビツトラインおよび前記リフアレンスライ
ンをスタンバイ時にイコライズし、かつセンスアンプの
“φ”判定レベルと“１”判定レベルの中間程度の電圧
にしたことを特徴とする不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13303190A JP2668150B2 (ja) | 1990-05-23 | 1990-05-23 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13303190A JP2668150B2 (ja) | 1990-05-23 | 1990-05-23 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0428096A true JPH0428096A (ja) | 1992-01-30 |
| JP2668150B2 JP2668150B2 (ja) | 1997-10-27 |
Family
ID=15095191
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13303190A Expired - Lifetime JP2668150B2 (ja) | 1990-05-23 | 1990-05-23 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2668150B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08221996A (ja) * | 1995-02-17 | 1996-08-30 | Nec Corp | 半導体記憶装置 |
| EP1184873A1 (en) * | 2000-08-16 | 2002-03-06 | STMicroelectronics S.r.l. | Direct-comparison reading circuit for a nonvolatile memory array |
| KR20220113671A (ko) | 2019-12-12 | 2022-08-16 | 미쓰비시 마테리알 가부시키가이샤 | 디티아폴리에테르디올, 그 제조 방법, 디티아폴리에테르디올을 포함하는 SnAg 도금액, 및 SnAg 도금액을 사용하여 도금 피막을 형성하는 방법 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63204597A (ja) * | 1987-02-20 | 1988-08-24 | Hitachi Ltd | 半導体記憶装置 |
| JPS643899A (en) * | 1987-06-24 | 1989-01-09 | Sharp Kk | Nonvolatile semiconductor memory device |
| JPH01220295A (ja) * | 1988-02-29 | 1989-09-01 | Nec Corp | 半導体記憶装置 |
| JPH01251499A (ja) * | 1988-03-31 | 1989-10-06 | Toshiba Corp | 不揮発性半導体記憶装置 |
-
1990
- 1990-05-23 JP JP13303190A patent/JP2668150B2/ja not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63204597A (ja) * | 1987-02-20 | 1988-08-24 | Hitachi Ltd | 半導体記憶装置 |
| JPS643899A (en) * | 1987-06-24 | 1989-01-09 | Sharp Kk | Nonvolatile semiconductor memory device |
| JPH01220295A (ja) * | 1988-02-29 | 1989-09-01 | Nec Corp | 半導体記憶装置 |
| JPH01251499A (ja) * | 1988-03-31 | 1989-10-06 | Toshiba Corp | 不揮発性半導体記憶装置 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08221996A (ja) * | 1995-02-17 | 1996-08-30 | Nec Corp | 半導体記憶装置 |
| EP1184873A1 (en) * | 2000-08-16 | 2002-03-06 | STMicroelectronics S.r.l. | Direct-comparison reading circuit for a nonvolatile memory array |
| US6462987B2 (en) | 2000-08-16 | 2002-10-08 | Stmicroelectronics S.R.L. | Direct-comparison reading circuit for a nonvolatile memory array |
| KR20220113671A (ko) | 2019-12-12 | 2022-08-16 | 미쓰비시 마테리알 가부시키가이샤 | 디티아폴리에테르디올, 그 제조 방법, 디티아폴리에테르디올을 포함하는 SnAg 도금액, 및 SnAg 도금액을 사용하여 도금 피막을 형성하는 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2668150B2 (ja) | 1997-10-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4996671A (en) | Semiconductor memory device | |
| JP3160316B2 (ja) | 不揮発性半導体記憶装置 | |
| US5243573A (en) | Sense amplifier for nonvolatile semiconductor storage devices | |
| US3967252A (en) | Sense AMP for random access memory | |
| US4680735A (en) | Semiconductor memory device | |
| US4813022A (en) | Static memory with pull-up circuit for pulling-up a potential on a bit line | |
| JPH0241113B2 (ja) | ||
| USRE36655E (en) | Semiconductor memory device and method for reading and writing data therein | |
| US5777935A (en) | Memory device with fast write recovery and related write recovery method | |
| US7075842B2 (en) | Differential current-mode sensing methods and apparatuses for memories | |
| US4653029A (en) | MOS amplifier and semiconductor memory using the same | |
| JPS6173300A (ja) | 半導体記憶装置 | |
| US4802128A (en) | Bit line driver | |
| US5715204A (en) | Sense amplifier with hysteresis | |
| US5260904A (en) | Data bus clamp circuit for a semiconductor memory device | |
| KR950005171B1 (ko) | 전류 미러 증폭회로 및 그의 구동 방법 | |
| US6307772B1 (en) | Static type semiconductor memory device for lower current consumption | |
| KR950006336B1 (ko) | 반도체 메모리장치의 전류센싱회로 | |
| US6636453B2 (en) | Memory circuit having a plurality of memory areas | |
| JPH0428096A (ja) | 不揮発性半導体記憶装置 | |
| JPH0660665A (ja) | 半導体スタティックｒａｍのビット線負荷回路 | |
| JPH06349276A (ja) | 半導体記憶装置 | |
| US6917550B2 (en) | Semiconductor memory device | |
| JPH0746509B2 (ja) | スタテイツクｒａｍ | |
| KR950014258B1 (ko) | 프리세팅회로를 구비하는 전류 센스 앰프 회로 |