JP3376594B2 - 行デコーダ - Google Patents
行デコーダInfo
- Publication number
- JP3376594B2 JP3376594B2 JP30369591A JP30369591A JP3376594B2 JP 3376594 B2 JP3376594 B2 JP 3376594B2 JP 30369591 A JP30369591 A JP 30369591A JP 30369591 A JP30369591 A JP 30369591A JP 3376594 B2 JP3376594 B2 JP 3376594B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- type
- level shift
- signal
- row line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
- G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/08—Address circuits; Decoders; Word-line control circuits
Landscapes
- Read Only Memory (AREA)
Description
【０００１】
【産業上の利用分野】本発明は行デコーダに関し、特に
電気的に書込まれた情報を一斉に消去することが可能な
フラッシュメモリ用の行デコーダに関する。
電気的に書込まれた情報を一斉に消去することが可能な
フラッシュメモリ用の行デコーダに関する。
【０００２】
【従来の技術】半導体メモリの一種として、電気的に書
込まれた情報を一斉に消去することが可能なフラッシュ
メモリ（Ｆｌａｓｈ Ｍｅｍｏｒｙ）がある。この種の
フラッシュメモリは、たとえばアイイーイーイー・ジャ
ーナル・オフ・ソリッドステート・サーキット（ＩＥＥ
Ｅ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥＣ
ＩＲＣＵＩＴＳ），第２５巻，１９９０年，第５号，第
１１４７〜第１１５１頁にアン８０ｎＳ １Ｍｂフラッ
シュメモリ・ウイズ・オンチップ・イレーズ／イレーズ
ヴェリフィ・コントローラ（Ａｎ ８０−ｎＳ １−
Ｍｂ Ｆｌａｓｈ Ｍｅｍｏｒｙ ｗｉｔｈ Ｏｎ−Ｃ
ｈｉｐ Ｅｒａｓｅ／Ｅｒａｓｅ−Ｖｅｒｉｆｙ Ｃｏ
ｎｔｒｏｌｌｅｒ）の題名で記載された論文に一例が示
されている。これは図８（Ａ）に示すようにＰ型基板２
０１上にドレイン２０２とソース２０３として機能する
Ｎ型不純物拡散領域を設け、さらにＰ型基板２０１上に
絶縁膜２０６により外部から電気的に絶縁された浮遊ゲ
ート２０４とメモリ素子をスイッチング制御する制御ゲ
ート２０５とが設けられている。
込まれた情報を一斉に消去することが可能なフラッシュ
メモリ（Ｆｌａｓｈ Ｍｅｍｏｒｙ）がある。この種の
フラッシュメモリは、たとえばアイイーイーイー・ジャ
ーナル・オフ・ソリッドステート・サーキット（ＩＥＥ
Ｅ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥＣ
ＩＲＣＵＩＴＳ），第２５巻，１９９０年，第５号，第
１１４７〜第１１５１頁にアン８０ｎＳ １Ｍｂフラッ
シュメモリ・ウイズ・オンチップ・イレーズ／イレーズ
ヴェリフィ・コントローラ（Ａｎ ８０−ｎＳ １−
Ｍｂ Ｆｌａｓｈ Ｍｅｍｏｒｙ ｗｉｔｈ Ｏｎ−Ｃ
ｈｉｐ Ｅｒａｓｅ／Ｅｒａｓｅ−Ｖｅｒｉｆｙ Ｃｏ
ｎｔｒｏｌｌｅｒ）の題名で記載された論文に一例が示
されている。これは図８（Ａ）に示すようにＰ型基板２
０１上にドレイン２０２とソース２０３として機能する
Ｎ型不純物拡散領域を設け、さらにＰ型基板２０１上に
絶縁膜２０６により外部から電気的に絶縁された浮遊ゲ
ート２０４とメモリ素子をスイッチング制御する制御ゲ
ート２０５とが設けられている。
【０００３】また浮遊ゲート２０４とＰ型基板２０１間
は一般にトンネル酸化膜と呼ばれ１０ｎｍ前後の酸化膜
により形成される。
は一般にトンネル酸化膜と呼ばれ１０ｎｍ前後の酸化膜
により形成される。
【０００４】このメモリ素子に情報の書込みを行う場合
は、制御ゲート２０５とドレイン２０２とを高電圧に
し、ソース２０３を接地電圧とし、ホットキャリア注入
により浮遊ゲート２０４に電子を注入する。また、情報
の消去を行なう場合は、制御ゲート２０５を接地電圧と
し、ドレイン２０２を浮遊状態とし、ソース２０３を高
電圧とし、Ｆ−Ｎトンネリング（Ｆｏｗｌｅｒ−Ｎｏｒ
ｄｈｅｉｍ ｔｕｎｎｅｌｉｎｇ）により浮遊ゲート２
０４の電子を放出することにより行なう。
は、制御ゲート２０５とドレイン２０２とを高電圧に
し、ソース２０３を接地電圧とし、ホットキャリア注入
により浮遊ゲート２０４に電子を注入する。また、情報
の消去を行なう場合は、制御ゲート２０５を接地電圧と
し、ドレイン２０２を浮遊状態とし、ソース２０３を高
電圧とし、Ｆ−Ｎトンネリング（Ｆｏｗｌｅｒ−Ｎｏｒ
ｄｈｅｉｍ ｔｕｎｎｅｌｉｎｇ）により浮遊ゲート２
０４の電子を放出することにより行なう。
【０００５】このメモリ素子の特性は、図８（Ｂ）に示
す特性図のように、メモリ素子が消去状態の時は、実線
Ｉ1 のように低い制御ゲート電圧で電流が流れ、書込み
状態の時は実線Ｉ2 のように高い制御ゲート電圧を印加
しないと電流が流れないので、このしきい値電圧の変化
を利用して情報の書込みを行なう。
す特性図のように、メモリ素子が消去状態の時は、実線
Ｉ1 のように低い制御ゲート電圧で電流が流れ、書込み
状態の時は実線Ｉ2 のように高い制御ゲート電圧を印加
しないと電流が流れないので、このしきい値電圧の変化
を利用して情報の書込みを行なう。
【０００６】以上に説明したメモリ素子の消去方式は、
ソース２０３に印加できる電圧がソース２０３を形成す
るＮ型不純物拡散領域の接合耐圧以上は加えられないた
め、場合によっては所望の消去特性が得られない場合が
ある。そのため、他の消去方式として、制御ゲート２０
５に負の電圧を印加して消去する方式が考えられる。
ソース２０３に印加できる電圧がソース２０３を形成す
るＮ型不純物拡散領域の接合耐圧以上は加えられないた
め、場合によっては所望の消去特性が得られない場合が
ある。そのため、他の消去方式として、制御ゲート２０
５に負の電圧を印加して消去する方式が考えられる。
【０００７】図７は制御ゲート２０５に負電圧を印加し
てメモリ素子の情報の消去を行うための行デコーダの従
来例を示す回路図である。
てメモリ素子の情報の消去を行うための行デコーダの従
来例を示す回路図である。
【０００８】図７において、従来の行デコーダは、アド
レス信号Ａ１，Ａ２，Ａ３を入力するＮＡＮＤ回路Ｅ１
１の出力ａはインバータ回路Ｉ１の入力に接続され、イ
ンバータ回路Ｉ１の出力ｂはレベルシフト回路２とＰ型
ＭＯＳＦＥＴ Ｐ１を介して行線Ｘｌ１に接続され、Ｐ
型ＭＯＳＦＥＴ Ｐ１のゲートは制御信号ＶＧ１を、基
板は制御信号ＶＢ１を接続し、Ｐ型ＭＯＳＦＥＴ Ｐ２
のドレインを行線Ｘｌ１に接続し、ゲートとソースを制
御信号ＶＳに接続し、基板を制御信号ＶＢ２に接続して
構成されていた。
レス信号Ａ１，Ａ２，Ａ３を入力するＮＡＮＤ回路Ｅ１
１の出力ａはインバータ回路Ｉ１の入力に接続され、イ
ンバータ回路Ｉ１の出力ｂはレベルシフト回路２とＰ型
ＭＯＳＦＥＴ Ｐ１を介して行線Ｘｌ１に接続され、Ｐ
型ＭＯＳＦＥＴ Ｐ１のゲートは制御信号ＶＧ１を、基
板は制御信号ＶＢ１を接続し、Ｐ型ＭＯＳＦＥＴ Ｐ２
のドレインを行線Ｘｌ１に接続し、ゲートとソースを制
御信号ＶＳに接続し、基板を制御信号ＶＢ２に接続して
構成されていた。
【０００９】レベルシフト回路２は、ドレインが入力ｃ
に接続され、ソースが出力ｄに接続されたＮ型ディプリ
ーションＭＯＳＦＥＴ Ｎ２１を設け、そのゲートに制
御信号ＶＧ２１を接続し、Ｐ型ＭＯＳＦＥＴ Ｐ２１と
Ｎ型ＭＯＳＦＥＴ Ｎ２２より構成されるインバータ回
路の入力はＮ型ディプリーションＭＯＳＦＥＴ Ｎ２１
のソースに接続し、出力ｇはＰ型ＭＯＳＦＥＴ Ｐ２２
のゲートに接続し、Ｐ型ＭＯＳＦＥＴ Ｐ２２のドレイ
ンをＮ型ディプリーションＭＯＳＦＥＴ Ｎ２１のソー
スに接続し、Ｐ型ＭＯＳＦＥＴ Ｐ２１，Ｐ２２のソー
スは、通常の論理高レベル（“Ｈ”レベル、たとえば５
Ｖ）とメモリ素子の書込み電圧（たとえば１０Ｖ）に切
換可能な制御信号ＶＤを接続して構成されていた。
に接続され、ソースが出力ｄに接続されたＮ型ディプリ
ーションＭＯＳＦＥＴ Ｎ２１を設け、そのゲートに制
御信号ＶＧ２１を接続し、Ｐ型ＭＯＳＦＥＴ Ｐ２１と
Ｎ型ＭＯＳＦＥＴ Ｎ２２より構成されるインバータ回
路の入力はＮ型ディプリーションＭＯＳＦＥＴ Ｎ２１
のソースに接続し、出力ｇはＰ型ＭＯＳＦＥＴ Ｐ２２
のゲートに接続し、Ｐ型ＭＯＳＦＥＴ Ｐ２２のドレイ
ンをＮ型ディプリーションＭＯＳＦＥＴ Ｎ２１のソー
スに接続し、Ｐ型ＭＯＳＦＥＴ Ｐ２１，Ｐ２２のソー
スは、通常の論理高レベル（“Ｈ”レベル、たとえば５
Ｖ）とメモリ素子の書込み電圧（たとえば１０Ｖ）に切
換可能な制御信号ＶＤを接続して構成されていた。
【００１０】次に、従来の行デコーダの動作について説
明する。
明する。
【００１１】まず、情報の読み出し動作時は、制御信号
ＶＧ１は負の電圧（たとえば−５Ｖ）に、制御信号ＶＧ
２１，ＶＤ，ＶＢ１，ＶＳ，ＶＢ２は“Ｈ”レベルに、
Ｎ型ディプリーションＭＯＳＦＥＴ Ｎ２１とＰ型ＭＯ
ＳＦＥＴ Ｐ１は導通状態に、Ｐ型ＭＯＳＦＥＴ Ｐ２
は非導通状態であるとする。
ＶＧ１は負の電圧（たとえば−５Ｖ）に、制御信号ＶＧ
２１，ＶＤ，ＶＢ１，ＶＳ，ＶＢ２は“Ｈ”レベルに、
Ｎ型ディプリーションＭＯＳＦＥＴ Ｎ２１とＰ型ＭＯ
ＳＦＥＴ Ｐ１は導通状態に、Ｐ型ＭＯＳＦＥＴ Ｐ２
は非導通状態であるとする。
【００１２】アドレスデータにより行線Ｘ１１が選択さ
れる場合は、ＮＡＮＤ回路Ｅ１１の出力ａは論理低レベ
ル（“Ｌ”レベル）に、インバータ回路Ｉ１の出力ｂは
“Ｈ”レベルとなる。このインバータ回路Ｉ１の出力ｂ
はレベルシフト回路２とＰ型ＭＯＳＦＥＴ Ｐ１を介し
て伝達され、行線Ｘ１１は“Ｈ”レベルになる。
れる場合は、ＮＡＮＤ回路Ｅ１１の出力ａは論理低レベ
ル（“Ｌ”レベル）に、インバータ回路Ｉ１の出力ｂは
“Ｈ”レベルとなる。このインバータ回路Ｉ１の出力ｂ
はレベルシフト回路２とＰ型ＭＯＳＦＥＴ Ｐ１を介し
て伝達され、行線Ｘ１１は“Ｈ”レベルになる。
【００１３】行線Ｘ１１を非選択にする場合は、ＮＡＮ
Ｄ回路Ｅ１１の出力ａは“Ｈ”レベルに、インバータ回
路Ｉ１の出力ｃは“Ｌ”レベルとなる。このインバータ
回路Ｉ１の出力ｃはレベルシフト回路２とＰ型ＭＯＳＦ
ＥＴ Ｐ１を介して伝達され、行線Ｘ１１は“Ｌ”レベ
ルになる。
Ｄ回路Ｅ１１の出力ａは“Ｈ”レベルに、インバータ回
路Ｉ１の出力ｃは“Ｌ”レベルとなる。このインバータ
回路Ｉ１の出力ｃはレベルシフト回路２とＰ型ＭＯＳＦ
ＥＴ Ｐ１を介して伝達され、行線Ｘ１１は“Ｌ”レベ
ルになる。
【００１４】次に、情報の書込み動作時には、制御信号
ＶＧ１は負の電圧（たとえば−５Ｖ）に、制御信号ＶＧ
２１は接地電圧に、制御信号ＶＤ，ＶＢ１，ＶＢ２，Ｖ
Ｓは書込み電圧（たとえば１０Ｖ）とする。これによ
り、Ｐ型ＭＯＳＦＥＴＰ１は導通状態に、Ｐ型ＭＯＳＦ
ＥＴ Ｐ２は非導通状態になる。また、Ｎ型ディプリー
ションＭＯＳＦＥＴ Ｎ２１は導通状態であるが、レベ
ルシフト回路２の出力ｄが書込み電圧となったときに、
この高電圧がインバータ回路Ｉ１の出力ｂに印加されな
いように、カットオフトランジスタとして動作する。
ＶＧ１は負の電圧（たとえば−５Ｖ）に、制御信号ＶＧ
２１は接地電圧に、制御信号ＶＤ，ＶＢ１，ＶＢ２，Ｖ
Ｓは書込み電圧（たとえば１０Ｖ）とする。これによ
り、Ｐ型ＭＯＳＦＥＴＰ１は導通状態に、Ｐ型ＭＯＳＦ
ＥＴ Ｐ２は非導通状態になる。また、Ｎ型ディプリー
ションＭＯＳＦＥＴ Ｎ２１は導通状態であるが、レベ
ルシフト回路２の出力ｄが書込み電圧となったときに、
この高電圧がインバータ回路Ｉ１の出力ｂに印加されな
いように、カットオフトランジスタとして動作する。
【００１５】行線Ｘ１１を選択する場合は、ＮＡＮＤ回
路Ｅ１１の出力ａは“Ｌ”レベルに、インバータ回路Ｉ
１の出力ｃは“Ｈ”レベルとなる。インバータ回路Ｉ１
の出力ｂの“Ｈ”レベル出力電圧が５Ｖであるとする
と、この出力電圧はＮ型ディプリーションＭＯＳＦＥＴ
Ｎ２１を介してレベルシフト回路２の出力ｄに伝達さ
れる。Ｎ型ディプリーションＭＯＳＦＥＴ Ｎ２１のゲ
ートは接地電圧であるので、伝達される電圧はたとえば
２〜３Ｖ程度である。Ｐ型ＭＯＳＦＥＴ Ｐ２１とＮ型
ＭＯＳＦＥＴ Ｎ２からなるインバータ回路の論理しき
い値を低電圧に設計することで、このインバータ回路の
出力ｃは“Ｌ”レベルになり、Ｐ型ＭＯＳＦＥＴ Ｐ２
２は導通状態となり、レベルシフト回路２の出力ｄはＰ
型ＭＯＳＦＥＴ Ｐ２２により書込み電圧まで上昇し、
さらにＰ型ＭＯＳＦＥＴ Ｐ１を介して行線Ｘ１１は書
込み電圧となる。
路Ｅ１１の出力ａは“Ｌ”レベルに、インバータ回路Ｉ
１の出力ｃは“Ｈ”レベルとなる。インバータ回路Ｉ１
の出力ｂの“Ｈ”レベル出力電圧が５Ｖであるとする
と、この出力電圧はＮ型ディプリーションＭＯＳＦＥＴ
Ｎ２１を介してレベルシフト回路２の出力ｄに伝達さ
れる。Ｎ型ディプリーションＭＯＳＦＥＴ Ｎ２１のゲ
ートは接地電圧であるので、伝達される電圧はたとえば
２〜３Ｖ程度である。Ｐ型ＭＯＳＦＥＴ Ｐ２１とＮ型
ＭＯＳＦＥＴ Ｎ２からなるインバータ回路の論理しき
い値を低電圧に設計することで、このインバータ回路の
出力ｃは“Ｌ”レベルになり、Ｐ型ＭＯＳＦＥＴ Ｐ２
２は導通状態となり、レベルシフト回路２の出力ｄはＰ
型ＭＯＳＦＥＴ Ｐ２２により書込み電圧まで上昇し、
さらにＰ型ＭＯＳＦＥＴ Ｐ１を介して行線Ｘ１１は書
込み電圧となる。
【００１６】行線Ｘ１１を非選択にする場合は、情報の
読み出し動作時と、同様に、ＮＡＮＤ回路Ｅ１１の出力
ａは“Ｈ”レベルに、インバータ回路Ｉ１の出力ｃは
“Ｌ”レベルになる。このインバータ回路Ｉ１の出力ｂ
はレベルシフト回路２とＰ型ＭＯＳＦＥＴ Ｐ１を介し
て伝達され、行線Ｘ１１は“Ｌ”レベルになる。
読み出し動作時と、同様に、ＮＡＮＤ回路Ｅ１１の出力
ａは“Ｈ”レベルに、インバータ回路Ｉ１の出力ｃは
“Ｌ”レベルになる。このインバータ回路Ｉ１の出力ｂ
はレベルシフト回路２とＰ型ＭＯＳＦＥＴ Ｐ１を介し
て伝達され、行線Ｘ１１は“Ｌ”レベルになる。
【００１７】情報の消去時には、制御信号ＶＧ２１，Ｖ
Ｄは“Ｈ”レベルに、制御信号ＶＧ１，ＶＢ２は“Ｌ”
レベルにし、アドレスデータを制御して、行線を非選択
状態（Ｐ型ＭＯＳＦＥＴ Ｐ１の電流路の一端であるｄ
を“Ｌ”レベル）にし、さらに制御信号ＶＢ２を“Ｌ”
レベル、ＶＳを負の電圧（たとえば−１０Ｖ）にするこ
とで行線Ｘ１１は負の電圧になるというものであった。
Ｄは“Ｈ”レベルに、制御信号ＶＧ１，ＶＢ２は“Ｌ”
レベルにし、アドレスデータを制御して、行線を非選択
状態（Ｐ型ＭＯＳＦＥＴ Ｐ１の電流路の一端であるｄ
を“Ｌ”レベル）にし、さらに制御信号ＶＢ２を“Ｌ”
レベル、ＶＳを負の電圧（たとえば−１０Ｖ）にするこ
とで行線Ｘ１１は負の電圧になるというものであった。
【００１８】
【発明が解決しようとする課題】上述した従来の行デコ
ーダは、メモリ素子の情報を消去する場合に必要な負電
圧をＰ型ＭＯＳＦＥＴを介して供給するので、Ｐ型ＭＯ
ＳＦＥＴのバックバイアス特性を考慮したしきい値電圧
分だけ元の負電圧源の電圧より低下した電圧しか供給さ
れないという欠点があった。また、メモリ素子はマトリ
クス状に配置しているので、複数の行線がある場合にお
ける任意の行線上のメモリ素子のみを選択的に消去する
ことが困難であるという欠点があった。
ーダは、メモリ素子の情報を消去する場合に必要な負電
圧をＰ型ＭＯＳＦＥＴを介して供給するので、Ｐ型ＭＯ
ＳＦＥＴのバックバイアス特性を考慮したしきい値電圧
分だけ元の負電圧源の電圧より低下した電圧しか供給さ
れないという欠点があった。また、メモリ素子はマトリ
クス状に配置しているので、複数の行線がある場合にお
ける任意の行線上のメモリ素子のみを選択的に消去する
ことが困難であるという欠点があった。
【００１９】
【課題を解決するための手段】本発明の行デコーダは、
浮遊ゲートと制御ゲートとを有し前記制御ゲートを負電
圧にすることにより書込まれた情報の消去を行なう複数
のメモリ素子を行および列の両方向にアレイ状に配置
し、前記複数のメモリ素子を列ごとに共通にそれぞれ接
続した複数の列線と、行ごとに前記複数のメモリ素子の
前記制御ゲートを共通に接続した複数の行線とを有する
半導体記憶装置の行デコーダにおいて、アドレスデータ
と第一の制御信号であるＥＲ信号とを入力し行線を選択
する行線選択信号を出力するプリデコーダと、前記行線
選択信号を反転し第一の反転行線選択信号を出力する第
一のインバータ回路と、前記第一の反転行線選択信号を
反転し第二の反転行線選択信号を出力する第二のインバ
ータ回路と、前記第一の反転行線選択信号のレベルを予
め定めた第一の電位にシフトし第一のレベルシフト信号
を出力する第一のレベルシフト回路と、前記第二の反転
行線選択信号のレベルを予め定めた第二の電位にシフト
し第二のレベルシフト信号を出力する第二のレベルシフ
ト回路と、ソースに前記第一のレベルシフト信号をドレ
インに出力端子をゲートに第二の制御信号をそれぞれ接
続した第一のＰ型ＭＯＳＦＥＴと、ゲートに前記第二の
レベルシフト信号をドレインに前記出力端子をソースに
前記消去の動作時に負電圧となる第三の制御信号をそれ
ぞれ接続した第一のＮ型ＭＯＳＦＥＴとを備えて構成さ
れている。
浮遊ゲートと制御ゲートとを有し前記制御ゲートを負電
圧にすることにより書込まれた情報の消去を行なう複数
のメモリ素子を行および列の両方向にアレイ状に配置
し、前記複数のメモリ素子を列ごとに共通にそれぞれ接
続した複数の列線と、行ごとに前記複数のメモリ素子の
前記制御ゲートを共通に接続した複数の行線とを有する
半導体記憶装置の行デコーダにおいて、アドレスデータ
と第一の制御信号であるＥＲ信号とを入力し行線を選択
する行線選択信号を出力するプリデコーダと、前記行線
選択信号を反転し第一の反転行線選択信号を出力する第
一のインバータ回路と、前記第一の反転行線選択信号を
反転し第二の反転行線選択信号を出力する第二のインバ
ータ回路と、前記第一の反転行線選択信号のレベルを予
め定めた第一の電位にシフトし第一のレベルシフト信号
を出力する第一のレベルシフト回路と、前記第二の反転
行線選択信号のレベルを予め定めた第二の電位にシフト
し第二のレベルシフト信号を出力する第二のレベルシフ
ト回路と、ソースに前記第一のレベルシフト信号をドレ
インに出力端子をゲートに第二の制御信号をそれぞれ接
続した第一のＰ型ＭＯＳＦＥＴと、ゲートに前記第二の
レベルシフト信号をドレインに前記出力端子をソースに
前記消去の動作時に負電圧となる第三の制御信号をそれ
ぞれ接続した第一のＮ型ＭＯＳＦＥＴとを備えて構成さ
れている。
【００２０】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００２１】図１は本発明の行デコーダの第一の実施例
を示すブロック図である。
を示すブロック図である。
【００２２】本実施例の行デコーダは、図１に示すよう
に、アドレス信号Ａ１，Ａ２，Ａ３が入力されるＮＡＮ
Ｄ回路Ｅ１１とＮＡＮＤ回路Ｅ１１の出力ａと制御信号
ＥＲが入力される排他的論理回路（ＥＯＲ）Ｅ１２とか
らなり行線を選択する行線選択信号ｂを出力するプリデ
コーダ１と、プリデコーダ１からの行線選択信号ｂを反
転し反転行線選択信号ｃを出力するインバータ回路Ｉ１
と、反転行線選択信号ｃをさらに反転し第二反転行線選
択信号ｅを出力するインバータ回路Ｉ２と、反転行線選
択信号ｃのレベルシフトを行ないレベルシフト信号ｄを
出力するレベルシフト回路２と、反転行線選択信号ｃの
レベルシフトを行ないレベルシフト信号ｆを出力するレ
ベルシフト回路２と、レベルシフト信号ｄをソースに入
力しゲートに制御信号ＶＧが入力しドレインが行線Ｘ１
１に接続したＰ型ＭＯＳＦＥＴＰ１と、ゲートにレベル
シフト信号ｆをドレインに行線Ｘ１１をソースに制御信
号ＶＳをそれぞれ接続したＮ型ＭＯＳＦＥＴ Ｎ１とを
備えて構成されている。図２は図１に示したレベルシフ
ト回路２の一例を示す回路図であり、図７に示した従来
の行デコーダのレベルシフト回路２と同一であり、説明
が重複するので冗長とならないよう省略する。
に、アドレス信号Ａ１，Ａ２，Ａ３が入力されるＮＡＮ
Ｄ回路Ｅ１１とＮＡＮＤ回路Ｅ１１の出力ａと制御信号
ＥＲが入力される排他的論理回路（ＥＯＲ）Ｅ１２とか
らなり行線を選択する行線選択信号ｂを出力するプリデ
コーダ１と、プリデコーダ１からの行線選択信号ｂを反
転し反転行線選択信号ｃを出力するインバータ回路Ｉ１
と、反転行線選択信号ｃをさらに反転し第二反転行線選
択信号ｅを出力するインバータ回路Ｉ２と、反転行線選
択信号ｃのレベルシフトを行ないレベルシフト信号ｄを
出力するレベルシフト回路２と、反転行線選択信号ｃの
レベルシフトを行ないレベルシフト信号ｆを出力するレ
ベルシフト回路２と、レベルシフト信号ｄをソースに入
力しゲートに制御信号ＶＧが入力しドレインが行線Ｘ１
１に接続したＰ型ＭＯＳＦＥＴＰ１と、ゲートにレベル
シフト信号ｆをドレインに行線Ｘ１１をソースに制御信
号ＶＳをそれぞれ接続したＮ型ＭＯＳＦＥＴ Ｎ１とを
備えて構成されている。図２は図１に示したレベルシフ
ト回路２の一例を示す回路図であり、図７に示した従来
の行デコーダのレベルシフト回路２と同一であり、説明
が重複するので冗長とならないよう省略する。
【００２３】図３は図１に示したレベルシフト回路３の
一例を示す回路図である。その入力である反転行線選択
信号ｅと、その出力であるレベルシフト信号ｆとの間に
Ｐ型ＭＯＳＦＥＴ Ｐ３１を設け、そのゲートは制御信
号ＶＧ３１が接続され、基板は電源電圧ＶＣが接続され
る。Ｐ型ＭＯＳＦＥＴ Ｐ３２とＮ型ＭＯＳＦＥＴＮ３
１とでインバータ回路を構成し、入力はレベルシフト回
路３の出力ｆに、出力はＮ型ＭＯＳＦＥＴ Ｎ３２のゲ
ートにそれぞれ接続される。Ｎ型ＭＯＳＦＥＴ Ｎ３２
のドレインはレベルシフト回路の出力ｆに接続される。
またＮ型ＭＯＳＦＥＴ Ｎ３１，Ｎ３２のソースと基板
は制御信号ＶＳを接続する。
一例を示す回路図である。その入力である反転行線選択
信号ｅと、その出力であるレベルシフト信号ｆとの間に
Ｐ型ＭＯＳＦＥＴ Ｐ３１を設け、そのゲートは制御信
号ＶＧ３１が接続され、基板は電源電圧ＶＣが接続され
る。Ｐ型ＭＯＳＦＥＴ Ｐ３２とＮ型ＭＯＳＦＥＴＮ３
１とでインバータ回路を構成し、入力はレベルシフト回
路３の出力ｆに、出力はＮ型ＭＯＳＦＥＴ Ｎ３２のゲ
ートにそれぞれ接続される。Ｎ型ＭＯＳＦＥＴ Ｎ３２
のドレインはレベルシフト回路の出力ｆに接続される。
またＮ型ＭＯＳＦＥＴ Ｎ３１，Ｎ３２のソースと基板
は制御信号ＶＳを接続する。
【００２４】ここで制御信号ＶＳは通常の“Ｌ”レベル
（たとえば０Ｖ）と負の電圧（たとえば−１０Ｖ）に変
化する。この制御信号ＶＳが入力するＮ型ＭＯＳＦＥＴ
Ｎ１，Ｎ３１，Ｎ３２は、ソースおよび基板に負の電
圧を印加するため、これらのＮ型ＭＯＳＦＥＴをＰ型基
板上に実現するためには図４のような構造が必要とな
る。すなわち図４はＮ型ＭＯＳＦＥＴ Ｎ１，Ｎ３１，
Ｎ３２の（Ａ）は構造を示す平面図、および（Ｂ）はＡ
−Ｂ断面図である。
（たとえば０Ｖ）と負の電圧（たとえば−１０Ｖ）に変
化する。この制御信号ＶＳが入力するＮ型ＭＯＳＦＥＴ
Ｎ１，Ｎ３１，Ｎ３２は、ソースおよび基板に負の電
圧を印加するため、これらのＮ型ＭＯＳＦＥＴをＰ型基
板上に実現するためには図４のような構造が必要とな
る。すなわち図４はＮ型ＭＯＳＦＥＴ Ｎ１，Ｎ３１，
Ｎ３２の（Ａ）は構造を示す平面図、および（Ｂ）はＡ
−Ｂ断面図である。
【００２５】まずＰ型基板１０１上にＮ型ウェル領域１
０２を形成し、このＮ型ウェル領域１０２に内包される
ようにＰ型ウェル領域１０３を形成する。次に、Ｎ型Ｍ
ＯＳＦＥＴのソースおよびドレインとして機能するＮ型
不純物拡散領域１０４Ｂと１０４ＣをＰ型ウェル領域１
０３上に形成し、Ｎ型ＭＯＳＦＥＴのゲート１０８を形
成する。次に、Ｐ型ウェル領域１０３上にＰ型不純物拡
散領域１０５を形成し、Ｎ型ウェル領域１０２上にＮ型
不純物拡散領域１０４Ａを形成する。次にＮ型とＰ型の
不純物拡散領域１０４Ａ〜１０４Ｃ，１０５はそれぞれ
フィールド酸化膜１０６で分離される。次に、金属配線
層１０９Ａ〜１０９Ｄは層間絶縁膜１０７上に形成さ
れ、それぞれコンタクト孔１１０Ａ〜１１０ＤでＮ型不
純物拡散領域１０４Ａ，Ｐ型不純物拡散領域１０５，Ｎ
型不純物拡散領域１０４Ｂ，１０４Ｃに接続される。し
たがって、金属配線層１０９Ｂに印加された電圧がＰ型
不純物拡散領域１０５を介してＰ型ウェル領域１０３に
供給され、金属配線層１０９Ａに印加された電圧がＮ型
不純物拡散領域１０４Ａを介してＮ型ウェル領域１０２
に供給される。この構造によれば、Ｎ型ＭＯＳＦＥＴの
基板であるＰ型ウェル領域に負の電圧を印加することが
可能である。
０２を形成し、このＮ型ウェル領域１０２に内包される
ようにＰ型ウェル領域１０３を形成する。次に、Ｎ型Ｍ
ＯＳＦＥＴのソースおよびドレインとして機能するＮ型
不純物拡散領域１０４Ｂと１０４ＣをＰ型ウェル領域１
０３上に形成し、Ｎ型ＭＯＳＦＥＴのゲート１０８を形
成する。次に、Ｐ型ウェル領域１０３上にＰ型不純物拡
散領域１０５を形成し、Ｎ型ウェル領域１０２上にＮ型
不純物拡散領域１０４Ａを形成する。次にＮ型とＰ型の
不純物拡散領域１０４Ａ〜１０４Ｃ，１０５はそれぞれ
フィールド酸化膜１０６で分離される。次に、金属配線
層１０９Ａ〜１０９Ｄは層間絶縁膜１０７上に形成さ
れ、それぞれコンタクト孔１１０Ａ〜１１０ＤでＮ型不
純物拡散領域１０４Ａ，Ｐ型不純物拡散領域１０５，Ｎ
型不純物拡散領域１０４Ｂ，１０４Ｃに接続される。し
たがって、金属配線層１０９Ｂに印加された電圧がＰ型
不純物拡散領域１０５を介してＰ型ウェル領域１０３に
供給され、金属配線層１０９Ａに印加された電圧がＮ型
不純物拡散領域１０４Ａを介してＮ型ウェル領域１０２
に供給される。この構造によれば、Ｎ型ＭＯＳＦＥＴの
基板であるＰ型ウェル領域に負の電圧を印加することが
可能である。
【００２６】次に、本実施例の行デコーダの動作につい
て説明する。
て説明する。
【００２７】まず、情報の読み出し動作時は、制御信号
ＥＲを“Ｌ”レベル（たとえば０Ｖ）とし、ＥＯＲ回路
Ｅ１２の入力ａと出力ｂとを同一論理になるようにす
る。制御信号ＶＧとの制御信号ＶＳは“Ｌ”レベルと
し、制御信号ＶＤ１は“Ｈ”レベル（たとえば５Ｖ）と
し、Ｐ型ＭＯＳＦＥＴ Ｐ１は導通状態にする。レベル
シフト回路２の制御信号ＶＧ２１は“Ｈ”レベルとする
ことでＮ型ディプリーションＭＯＳＦＥＴ Ｎ２１を導
通状態にし、レベルシフト回路３の制御信号ＶＧ３１は
“Ｌ”レベルとすることでＰ型ＭＯＳＦＥＴ Ｐ３１を
導通状態にする。アドレスデータＡ１，Ａ２，Ａ３によ
り行線Ｘ１１が選択される場合は、ＮＡＮＤ回路Ｅ１１
の出力ａおよびＥＯＲ回路Ｅ１２の出力ｂ１は“Ｌ”レ
ベルとなり、プリデコーダ１の出力ｂは“Ｌ”レベル
に、インバータ回路Ｉ１の出力ｃは“Ｈ”レベルに、イ
ンバータ回路Ｉ２の出力ｅは“Ｌ”レベルになる。
ＥＲを“Ｌ”レベル（たとえば０Ｖ）とし、ＥＯＲ回路
Ｅ１２の入力ａと出力ｂとを同一論理になるようにす
る。制御信号ＶＧとの制御信号ＶＳは“Ｌ”レベルと
し、制御信号ＶＤ１は“Ｈ”レベル（たとえば５Ｖ）と
し、Ｐ型ＭＯＳＦＥＴ Ｐ１は導通状態にする。レベル
シフト回路２の制御信号ＶＧ２１は“Ｈ”レベルとする
ことでＮ型ディプリーションＭＯＳＦＥＴ Ｎ２１を導
通状態にし、レベルシフト回路３の制御信号ＶＧ３１は
“Ｌ”レベルとすることでＰ型ＭＯＳＦＥＴ Ｐ３１を
導通状態にする。アドレスデータＡ１，Ａ２，Ａ３によ
り行線Ｘ１１が選択される場合は、ＮＡＮＤ回路Ｅ１１
の出力ａおよびＥＯＲ回路Ｅ１２の出力ｂ１は“Ｌ”レ
ベルとなり、プリデコーダ１の出力ｂは“Ｌ”レベル
に、インバータ回路Ｉ１の出力ｃは“Ｈ”レベルに、イ
ンバータ回路Ｉ２の出力ｅは“Ｌ”レベルになる。
【００２８】インバータ回路Ｉ１の出力ｃはレベルシフ
ト回路２とＰ型ＭＯＳＦＥＴ Ｐ１を介して伝達され、
行線Ｘ１１は“Ｈ”レベルとなる。また、インバータ回
路Ｉ２の出力ｅはレベルシフト回路３を介してＮ型ＭＯ
ＳＦＥＴ Ｎ１のゲート信号であるｆに伝達され、Ｎ型
ＭＯＳＦＥＴ Ｎ１を非導通状態とする。
ト回路２とＰ型ＭＯＳＦＥＴ Ｐ１を介して伝達され、
行線Ｘ１１は“Ｈ”レベルとなる。また、インバータ回
路Ｉ２の出力ｅはレベルシフト回路３を介してＮ型ＭＯ
ＳＦＥＴ Ｎ１のゲート信号であるｆに伝達され、Ｎ型
ＭＯＳＦＥＴ Ｎ１を非導通状態とする。
【００２９】なお、この場合に、レベルシフト回路３の
入力ｅに印加される“Ｌ”レベルを０Ｖとし、Ｐ型ＭＯ
ＳＦＥＴ Ｐ３１のバックバイアス特性を考慮したしき
い値電圧を−２Ｖとする。この場合の出力ｆの電圧は０
Ｖ−（−２Ｖ）＝２Ｖとなるが、Ｐ型ＭＯＳＦＥＴ Ｐ
３２とＮ型ＭＯＳＦＥＴ Ｎ３１からなるインバータ回
路の論理しきい値電圧を２Ｖより高電圧に設計すること
により、このインバータ回路の出力は“Ｈ”レベルとな
る。したがってＮ型ＭＯＳＦＥＴ Ｎ３２が導通状態と
なり、レベルシフト回路３の出力ｆは通常の“Ｌ”レベ
ルになる。
入力ｅに印加される“Ｌ”レベルを０Ｖとし、Ｐ型ＭＯ
ＳＦＥＴ Ｐ３１のバックバイアス特性を考慮したしき
い値電圧を−２Ｖとする。この場合の出力ｆの電圧は０
Ｖ−（−２Ｖ）＝２Ｖとなるが、Ｐ型ＭＯＳＦＥＴ Ｐ
３２とＮ型ＭＯＳＦＥＴ Ｎ３１からなるインバータ回
路の論理しきい値電圧を２Ｖより高電圧に設計すること
により、このインバータ回路の出力は“Ｈ”レベルとな
る。したがってＮ型ＭＯＳＦＥＴ Ｎ３２が導通状態と
なり、レベルシフト回路３の出力ｆは通常の“Ｌ”レベ
ルになる。
【００３０】行線Ｘ１１を非選択にする場合は、ＮＡＮ
Ｄ回路Ｅ１１の出力ａおよびＥＯＲ回路Ｅ１２の出力ｂ
は“Ｈ”レベルとなる。したがって、プリデコーダ１の
出力ｂは“Ｈ”レベルに、インバータ回路Ｉ１の出力ｃ
は“Ｌ”レベルに、インバータ回路Ｉ２の出力ｅは
“Ｈ”レベルになる。インバータ回路Ｉ１の出力ｃはレ
ベルシフト回路２とＰ型ＭＯＳＦＥＴ Ｐ１を介して行
線に伝達される。しかし、Ｐ型ＭＯＳＦＥＴ Ｐ１を介
しているためこのままでは行線Ｘ１１を通常の“Ｌ”レ
ベル（０Ｖ）まで低電圧に放電できない。そこで、イン
バータ回路Ｉ２の出力ｅがレベルシフト回路３を介して
Ｎ型ＭＯＳＦＥＴ Ｎ１のゲートに印加され導通状態に
なるので、Ｎ型ＭＯＳＦＥＴ Ｎ１を介して行線Ｘ１１
は通常の“Ｌ”レベルとなる。
Ｄ回路Ｅ１１の出力ａおよびＥＯＲ回路Ｅ１２の出力ｂ
は“Ｈ”レベルとなる。したがって、プリデコーダ１の
出力ｂは“Ｈ”レベルに、インバータ回路Ｉ１の出力ｃ
は“Ｌ”レベルに、インバータ回路Ｉ２の出力ｅは
“Ｈ”レベルになる。インバータ回路Ｉ１の出力ｃはレ
ベルシフト回路２とＰ型ＭＯＳＦＥＴ Ｐ１を介して行
線に伝達される。しかし、Ｐ型ＭＯＳＦＥＴ Ｐ１を介
しているためこのままでは行線Ｘ１１を通常の“Ｌ”レ
ベル（０Ｖ）まで低電圧に放電できない。そこで、イン
バータ回路Ｉ２の出力ｅがレベルシフト回路３を介して
Ｎ型ＭＯＳＦＥＴ Ｎ１のゲートに印加され導通状態に
なるので、Ｎ型ＭＯＳＦＥＴ Ｎ１を介して行線Ｘ１１
は通常の“Ｌ”レベルとなる。
【００３１】情報の書込み動作時には、情報の読み出し
動作時と比較して、制御信号ＶＤ１を書込み電圧（たと
えば１０Ｖ）にするだけでよい。行線を選択する場合は
情報の読み出し動作時と同様に、Ｎ型ＭＯＳＦＥＴ Ｎ
１１は非導通状態になり、またインバータ回路Ｉ１の出
力ｄは“Ｈ”レベルで、これがレベルシフト回路２によ
り書込み電圧（１０Ｖ）に変換され、さらにＰ型ＭＯＳ
ＦＥＴ Ｐ１１を介して行線Ｘ１１に供給される。
動作時と比較して、制御信号ＶＤ１を書込み電圧（たと
えば１０Ｖ）にするだけでよい。行線を選択する場合は
情報の読み出し動作時と同様に、Ｎ型ＭＯＳＦＥＴ Ｎ
１１は非導通状態になり、またインバータ回路Ｉ１の出
力ｄは“Ｈ”レベルで、これがレベルシフト回路２によ
り書込み電圧（１０Ｖ）に変換され、さらにＰ型ＭＯＳ
ＦＥＴ Ｐ１１を介して行線Ｘ１１に供給される。
【００３２】行線Ｘ１１を非選択にする場合は、情報の
読み出し動作時と同様に、行線Ｘ１１はＮ型ＭＯＳＦＥ
Ｔ Ｎ１を介して“Ｌ”レベルになる。
読み出し動作時と同様に、行線Ｘ１１はＮ型ＭＯＳＦＥ
Ｔ Ｎ１を介して“Ｌ”レベルになる。
【００３３】情報の消去動作時は、情報の読み出し動作
時と比較して、制御信号ＥＲを“Ｈ”レベルにし、制御
信号ＶＳを負の電圧（たとえば−１０Ｖ）にすればよ
い。
時と比較して、制御信号ＥＲを“Ｈ”レベルにし、制御
信号ＶＳを負の電圧（たとえば−１０Ｖ）にすればよ
い。
【００３４】行線Ｘ１１上のメモリ素子を消去する場合
は、アドレスデータＡ１，Ａ２，Ａ３により、ＮＡＮＤ
回路Ｅ１１の出力を“Ｌ”レベルとする。これにより、
ＥＯＲ回路Ｅ１２の出力ｂは“Ｈ”レベルになり、イン
バータ回路Ｉ１の出力ｃは“Ｌ”レベルに、インバータ
回路Ｉ２の出力ｅは“Ｈ”レベルとなる。この出力ｅが
レベルシフト回路３を介してＮ型ＭＯＳＦＥＴ Ｎ１１
のゲートに伝達されて導通状態となるので、行線Ｘ１１
はＮ型ＭＯＳＦＥＴ Ｎ１１を介して負の電圧（−１０
Ｖ）となる。
は、アドレスデータＡ１，Ａ２，Ａ３により、ＮＡＮＤ
回路Ｅ１１の出力を“Ｌ”レベルとする。これにより、
ＥＯＲ回路Ｅ１２の出力ｂは“Ｈ”レベルになり、イン
バータ回路Ｉ１の出力ｃは“Ｌ”レベルに、インバータ
回路Ｉ２の出力ｅは“Ｈ”レベルとなる。この出力ｅが
レベルシフト回路３を介してＮ型ＭＯＳＦＥＴ Ｎ１１
のゲートに伝達されて導通状態となるので、行線Ｘ１１
はＮ型ＭＯＳＦＥＴ Ｎ１１を介して負の電圧（−１０
Ｖ）となる。
【００３５】行線Ｘ１１上のメモリ素子を消去しない場
合は、アドレスデータＡ１，Ａ２，Ａ３によりＮＡＮＤ
回路Ｅ１１の出力ａを“Ｈ”レベルとする。これによ
り、ＥＯＲ回路Ｅ１２の出力ｂは“Ｌ”レベルになり、
インバータ回路Ｉ１の出力ｃは“Ｈ”レベルに、インバ
ータ回路Ｉ２の出力ｅは“Ｌ”レベルとなる。インバー
タ回路Ｉ１の出力ｃがレベルシフト回路２とＰ型ＭＯＳ
ＦＥＴ Ｐ１を介して伝達され、行線Ｘ１１は“Ｈ”レ
ベルとなる。またこの時、インバータ回路Ｉ２の出力ｅ
は“Ｌ”レベルであり、この出力ｅがレベルシフト回路
３により負の電圧に変換されて、Ｎ型ＭＯＳＦＥＴ Ｎ
１のゲートに伝達されるので、Ｎ１は非導通状態となっ
ている。
合は、アドレスデータＡ１，Ａ２，Ａ３によりＮＡＮＤ
回路Ｅ１１の出力ａを“Ｈ”レベルとする。これによ
り、ＥＯＲ回路Ｅ１２の出力ｂは“Ｌ”レベルになり、
インバータ回路Ｉ１の出力ｃは“Ｈ”レベルに、インバ
ータ回路Ｉ２の出力ｅは“Ｌ”レベルとなる。インバー
タ回路Ｉ１の出力ｃがレベルシフト回路２とＰ型ＭＯＳ
ＦＥＴ Ｐ１を介して伝達され、行線Ｘ１１は“Ｈ”レ
ベルとなる。またこの時、インバータ回路Ｉ２の出力ｅ
は“Ｌ”レベルであり、この出力ｅがレベルシフト回路
３により負の電圧に変換されて、Ｎ型ＭＯＳＦＥＴ Ｎ
１のゲートに伝達されるので、Ｎ１は非導通状態となっ
ている。
【００３６】次に、本発明の第二の実施例について説明
する。
する。
【００３７】図５は、本発明の第二の実施例を示す回路
図である。
図である。
【００３８】前述の第一の実施例に対する本実施例の相
違点は、２つの行線Ｘ１１，Ｘ１２をそれぞれ選択する
ように構成したことであり、Ｎ型ＭＯＳＦＥＴ Ｎ２〜
Ｎ４と、Ｐ型ＭＯＳＦＥＴ Ｐ２とが追加されているこ
とである。また、プリデコーダ１の代りに同一の機能を
有するプリデコーダ４を備えていることである。
違点は、２つの行線Ｘ１１，Ｘ１２をそれぞれ選択する
ように構成したことであり、Ｎ型ＭＯＳＦＥＴ Ｎ２〜
Ｎ４と、Ｐ型ＭＯＳＦＥＴ Ｐ２とが追加されているこ
とである。また、プリデコーダ１の代りに同一の機能を
有するプリデコーダ４を備えていることである。
【００３９】プリデコーダ４は、図６に示すように、ア
ドレスＡ１〜Ａ３が入力するＮＡＮＤ回路Ｅ４１と、ア
ドレスＡ１〜Ａ３が入力するＮＯＲ回路Ｅ４２と、制御
信号ＥＲによりＮＡＮＤ回路Ｅ４１とＮＯＲ回路Ｅ４２
のそれぞれの出力のいずれか一方を選択して行線選択信
号ｂを出力する信号切替回路４１とを備えて構成されて
いる。信号切替回路４１は、Ｐ型ＭＯＳＦＥＴ Ｐ４１
とＮ型ＭＯＳＦＥＴＮ４１とからなるスイッチ回路Ｓ４
１と、Ｐ型ＭＯＳＦＥＴ Ｐ４２とＮ型ＭＯＳＦＥＴ
Ｎ４２とからなるスイッチ回路Ｓ４２とから構成され、
制御信号ＥＲおよびその反転信号ＢＥＲにより制御され
る。
ドレスＡ１〜Ａ３が入力するＮＡＮＤ回路Ｅ４１と、ア
ドレスＡ１〜Ａ３が入力するＮＯＲ回路Ｅ４２と、制御
信号ＥＲによりＮＡＮＤ回路Ｅ４１とＮＯＲ回路Ｅ４２
のそれぞれの出力のいずれか一方を選択して行線選択信
号ｂを出力する信号切替回路４１とを備えて構成されて
いる。信号切替回路４１は、Ｐ型ＭＯＳＦＥＴ Ｐ４１
とＮ型ＭＯＳＦＥＴＮ４１とからなるスイッチ回路Ｓ４
１と、Ｐ型ＭＯＳＦＥＴ Ｐ４２とＮ型ＭＯＳＦＥＴ
Ｎ４２とからなるスイッチ回路Ｓ４２とから構成され、
制御信号ＥＲおよびその反転信号ＢＥＲにより制御され
る。
【００４０】次に、本実施例の動作について説明する。
【００４１】まず、プリデコーダ４、インバータ回路Ｉ
１，Ｉ２、レベルシフト回路２，３までの動作は、前述
の第一の実施例と同一であり、説明が重複するので冗長
とならないよう省略する。
１，Ｉ２、レベルシフト回路２，３までの動作は、前述
の第一の実施例と同一であり、説明が重複するので冗長
とならないよう省略する。
【００４２】次に、読出し時において、行線Ｘ１１を選
択するときには、Ｐ型ＭＯＳＦＥＴＰ１およびＮ型ＭＯ
ＳＦＥＴ Ｎ３のそれぞれのゲートの制御信号ＶＧ１，
ＶＧ３を“Ｌ”レベルに、Ｐ型ＭＯＳＦＥＴ Ｐ２およ
びＮ型ＭＯＳＦＥＴ Ｎ４のそれぞれのゲートの制御信
号ＶＧ２，ＶＧ４を“Ｈ”レベルにする。これにより、
Ｐ型ＭＯＳＦＥＴ Ｐ１およびＮ型ＭＯＳＦＥＴ Ｎ４
はそれぞれ導通状態に、Ｐ型ＭＯＳＦＥＴ Ｐ２および
Ｎ型ＭＯＳＦＥＴ Ｎ３はそれぞれ非導通状態になるの
で、行線Ｘ１１が選択され、行線Ｘ１２は非選択とな
る。
択するときには、Ｐ型ＭＯＳＦＥＴＰ１およびＮ型ＭＯ
ＳＦＥＴ Ｎ３のそれぞれのゲートの制御信号ＶＧ１，
ＶＧ３を“Ｌ”レベルに、Ｐ型ＭＯＳＦＥＴ Ｐ２およ
びＮ型ＭＯＳＦＥＴ Ｎ４のそれぞれのゲートの制御信
号ＶＧ２，ＶＧ４を“Ｈ”レベルにする。これにより、
Ｐ型ＭＯＳＦＥＴ Ｐ１およびＮ型ＭＯＳＦＥＴ Ｎ４
はそれぞれ導通状態に、Ｐ型ＭＯＳＦＥＴ Ｐ２および
Ｎ型ＭＯＳＦＥＴ Ｎ３はそれぞれ非導通状態になるの
で、行線Ｘ１１が選択され、行線Ｘ１２は非選択とな
る。
【００４３】同様に書込み時においては、レベルシフト
回路２の出力ｄが書込み電圧（１０Ｖ）であるので、選
択された行線Ｘ１１の電位は１０Ｖに、非選択の行線Ｘ
１２の電位は０Ｖになる。
回路２の出力ｄが書込み電圧（１０Ｖ）であるので、選
択された行線Ｘ１１の電位は１０Ｖに、非選択の行線Ｘ
１２の電位は０Ｖになる。
【００４４】次に情報の消去時には、プリデコーダ４の
制御信号ＥＲを“Ｈ”レベルに、プリデコーダ４の制御
信号ＢＥＲを“Ｌ”レベルにする。また、Ｎ型ＭＯＳＦ
ＥＴＮ３，Ｎ４のソース制御信号ＶＳ３を負電圧（−１
０Ｖ）とする。第一の実施例と同様に、レベルシフト回
路３の出力ｆは“Ｈ”レベルであるので、Ｎ型ＭＯＳＦ
ＥＴ Ｎ１，Ｎ２は導通状態になる。ここで、Ｎ型ＭＯ
ＳＦＥＴ Ｎ１のソース制御信号ＶＳ１を負電圧に、Ｎ
型ＭＯＳＦＥＴ Ｎ２のソース制御信号ＶＳ２を“Ｌ”
レベルとすれば、行線Ｘ１１が負電圧に、行線Ｘ１２は
“Ｌ”レベルとなる。したがって、行線Ｘ１１のみ消去
される。
制御信号ＥＲを“Ｈ”レベルに、プリデコーダ４の制御
信号ＢＥＲを“Ｌ”レベルにする。また、Ｎ型ＭＯＳＦ
ＥＴＮ３，Ｎ４のソース制御信号ＶＳ３を負電圧（−１
０Ｖ）とする。第一の実施例と同様に、レベルシフト回
路３の出力ｆは“Ｈ”レベルであるので、Ｎ型ＭＯＳＦ
ＥＴ Ｎ１，Ｎ２は導通状態になる。ここで、Ｎ型ＭＯ
ＳＦＥＴ Ｎ１のソース制御信号ＶＳ１を負電圧に、Ｎ
型ＭＯＳＦＥＴ Ｎ２のソース制御信号ＶＳ２を“Ｌ”
レベルとすれば、行線Ｘ１１が負電圧に、行線Ｘ１２は
“Ｌ”レベルとなる。したがって、行線Ｘ１１のみ消去
される。
【００４５】本実施例は、複数の行線に対し、プリデコ
ーダとインバータ回路とレベルシフト回路を共有できる
ので、行デコーダの回路規模を縮小できるという利点が
ある。
ーダとインバータ回路とレベルシフト回路を共有できる
ので、行デコーダの回路規模を縮小できるという利点が
ある。
【００４６】
【発明の効果】以上説明したように、本発明の行デコー
ダは、行線選択信号を出力するプリデコーダと、第二の
レベルシフト信号を出力する第二のレベルシフト回路
と、ゲートに第二のレベルシフト信号を入力しソースに
負電圧の第三の制御信号を接続した第二導電型すなわち
Ｎ型のＭＯＳＦＥＴとを備えることにより、Ｎ型ＭＯＳ
ＦＥＴのソースに供給される負電圧源の電圧がそのまま
行線に供給されるという効果がある。また、複数の行線
がある場合における任意の行線上のメモリ素子のみを選
択的に消去することが可能となるという効果がある。
ダは、行線選択信号を出力するプリデコーダと、第二の
レベルシフト信号を出力する第二のレベルシフト回路
と、ゲートに第二のレベルシフト信号を入力しソースに
負電圧の第三の制御信号を接続した第二導電型すなわち
Ｎ型のＭＯＳＦＥＴとを備えることにより、Ｎ型ＭＯＳ
ＦＥＴのソースに供給される負電圧源の電圧がそのまま
行線に供給されるという効果がある。また、複数の行線
がある場合における任意の行線上のメモリ素子のみを選
択的に消去することが可能となるという効果がある。
【図１】本発明の行デコーダの第一の実施例を示す回路
図である。
図である。
【図２】本実施例の行デコーダのシフト回路２の一例を
示す回路図である。
示す回路図である。
【図３】本実施例の行デコーダのシフト回路３の一例を
示す回路図である。
示す回路図である。
【図４】本実施例の行デコーダのＮ型ＭＯＳＦＥＴの構
造の一例を示す平面図および断面図である。
造の一例を示す平面図および断面図である。
【図５】本発明の行デコーダの第二の実施例を示す回路
図である。
図である。
【図６】本実施例のプリデコーダの一例を示す回路図で
ある。
ある。
【図７】従来の行デコーダの一例を示すブロック図であ
る。
る。
【図８】フラッシュメモリの一例を示す断面図および特
性図である。
性図である。
１，４ プリデコーダ
２，３ レベルシフト回路
４１ 信号切替回路
Ｅ１１，Ｅ４１ ＮＡＮＤ回路
Ｅ１２ 排他的論理和回路
Ｅ４２ ＮＯＲ回路
Ｉ１，Ｉ２ インバータ回路
Ｎ１〜Ｎ４，Ｎ２１，Ｎ２２，Ｎ３１，Ｎ３２，Ｎ４
１，Ｎ４２ Ｎ型ＭＯＳＦＥＴ Ｐ１，Ｐ２，Ｐ２１，Ｐ２２，Ｐ３１，Ｐ３２，Ｐ４
１，Ｐ４２ Ｐ型ＭＯＳＦＥＴ Ｓ４１，Ｓ４２ スイッチ回路 １０１，２０１ Ｐ型基板 １０２ Ｎ型ウェル領域 １０３ Ｐ型ウェル領域 １０４Ａ〜１０４Ｃ Ｎ型不純物拡散領域 １０５ Ｐ型不純物拡散領域 １０６ フィールド配線層 １０７ 層間絶縁膜 １０９Ａ〜１０９Ｄ 金属配線層 １１０Ａ〜１１０Ｄ コンタクト孔 ２０２ ドレイン ２０３ ソース ２０４ 浮遊ゲート ２０５ 制御ゲート ２０６ 絶縁膜
１，Ｎ４２ Ｎ型ＭＯＳＦＥＴ Ｐ１，Ｐ２，Ｐ２１，Ｐ２２，Ｐ３１，Ｐ３２，Ｐ４
１，Ｐ４２ Ｐ型ＭＯＳＦＥＴ Ｓ４１，Ｓ４２ スイッチ回路 １０１，２０１ Ｐ型基板 １０２ Ｎ型ウェル領域 １０３ Ｐ型ウェル領域 １０４Ａ〜１０４Ｃ Ｎ型不純物拡散領域 １０５ Ｐ型不純物拡散領域 １０６ フィールド配線層 １０７ 層間絶縁膜 １０９Ａ〜１０９Ｄ 金属配線層 １１０Ａ〜１１０Ｄ コンタクト孔 ２０２ ドレイン ２０３ ソース ２０４ 浮遊ゲート ２０５ 制御ゲート ２０６ 絶縁膜
Claims (6)
- 【請求項１】 浮遊ゲートと制御ゲートとを有し前記制
御ゲートを負電圧にすることにより書込まれた情報の消
去を行なう複数のメモリ素子を行および列の両方向にア
レイ状に配置し、前記複数のメモリ素子を列ごとに共通
にそれぞれ接続した複数の列線と、行ごとに前記複数の
メモリ素子の前記制御ゲートを共通に接続した複数の行
線とを有する半導体記憶装置の行デコーダにおいて、 アドレスデータと第一の制御信号であるＥＲ信号とを入
力し行線を選択する行線選択信号を出力するプリデコー
ダと、 前記行線選択信号を反転し第一の反転行線選択信号を出
力する第一のインバータ回路と、 前記第一の反転行線選択信号を反転し第二の反転行線選
択信号を出力する第二のインバータ回路と、 前記第一の反転行線選択信号のレベルを予め定めた第一
の電位にシフトし第一のレベルシフト信号を出力する第
一のレベルシフト回路と、 前記第二の反転行線選択信号のレベルを予め定めた第二
の電位にシフトし第二のレベルシフト信号を出力する第
二のレベルシフト回路と、 ソースに前記第一のレベルシフト信号をドレインに出力
端子をゲートに第二の制御信号をそれぞれ接続した第一
のＰ型ＭＯＳＦＥＴと、 ゲートに前記第二のレベルシフト信号をドレインに前記
出力端子をソースに前記消去の動作時に負電圧となる第
三の制御信号をそれぞれ接続した第一のＮ型ＭＯＳＦＥ
Ｔとを備えることを特徴とする行デコーダ。 - 【請求項２】 前記プリデコーダが、前記アドレスデー
タが入力されるＮＡＮＤ回路と、 前記ＮＡＮＤ回路の出力と前記第一の制御信号とが入力
され前記行線選択信号を出力する排他的論理和回路とを
備えることを特徴とする請求項１記載の行デコーダ。 - 【請求項３】 前記プリデコーダが、前記アドレスデー
タが入力されるＮＡＮＤ回路と、 前記アドレスデータが入力されるＮＯＲ回路と、 前記ＮＡＮＤ回路と前記ＮＯＲ回路とのそれぞれの出力
を入力し前記第一の制御信号により前記ＮＡＮＤ回路と
前記ＮＯＲ回路とのそれぞれの出力のいずれか一方を切
替えて出力する切替回路とを備えることを特徴とする請
求項１記載の行デコーダ。 - 【請求項４】 前記第一のレベルシフト回路が、ドレイ
ンに前記第一の反転行線選択信号をゲートに第四の制御
信号をそれぞれ入力しソースから前記第一のレベルシフ
ト信号を出力するＮ型デプリーション型ＭＯＳＦＥＴ
と、 前記第一のレベルシフト信号を入力しソースを第一およ
び第二の電圧のいずれか一方の電圧に切替可能な第五の
制御信号に接続する第二のＰ型ＭＯＳＦＥＴとソースを
第三の電圧である第二の電源に接続した第二のＮ型ＭＯ
ＳＦＥＴとからなる第三のインバータ回路と、 ゲートを前記第三のインバータ回路の出力に接続しドレ
インを前記第一のレベルシフト信号の出力に接続しソー
スを前記第五の制御信号に接続する第三のＰ型ＭＯＳＦ
ＥＴとを備えることを特徴とする請求項１記載の行デコ
ーダ。 - 【請求項５】 前記第二のレベルシフト回路が、ドレイ
ンに前記第二の反転行線選択信号をゲートに第六の制御
信号をそれぞれ入力しソースから第二のレベルシフト信
号を出力する第四のＰ型ＭＯＳＦＥＴと、 前記第二のレベルシフト信号を入力しソースを第一の電
圧である第一の電源に接続する第五のＰ型ＭＯＳＦＥＴ
とソースを第三および第四の電圧のいずれか一方の電圧
に切替可能な第六の制御信号に接続した第三のＮ型ＭＯ
ＳＦＥＴとからなる第四のインバータ回路と、 ゲートを前記第四のインバータ回路の出力に接続しドレ
インを前記第二のレベルシフト信号の出力に接続しソー
スを前記第六の制御信号に接続する第四のＮ型ＭＯＳＦ
ＥＴとを備えることを特徴とする請求項１記載の行デコ
ーダ。 - 【請求項６】 前記第一，第三および第四のＮ型ＭＯＳ
ＦＥＴが、Ｐ型基板上に形成したＮ型ウェル領域に内包
されるＰ型ウェル領域上に形成されるＮ型ＭＯＳＦＥＴ
であることを特徴とする請求項５記載の行デコーダ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30369591A JP3376594B2 (ja) | 1991-11-20 | 1991-11-20 | 行デコーダ |
| KR1019920021700A KR950015039B1 (ko) | 1991-11-20 | 1992-11-19 | 행 디코딩 회로 |
| US07/979,796 US5295106A (en) | 1991-11-20 | 1992-11-20 | Row decoding circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30369591A JP3376594B2 (ja) | 1991-11-20 | 1991-11-20 | 行デコーダ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05205490A JPH05205490A (ja) | 1993-08-13 |
| JP3376594B2 true JP3376594B2 (ja) | 2003-02-10 |
Family
ID=17924134
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30369591A Expired - Fee Related JP3376594B2 (ja) | 1991-11-20 | 1991-11-20 | 行デコーダ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5295106A (ja) |
| JP (1) | JP3376594B2 (ja) |
| KR (1) | KR950015039B1 (ja) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2835215B2 (ja) * | 1991-07-25 | 1998-12-14 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JP3199882B2 (ja) * | 1993-01-13 | 2001-08-20 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JP2839819B2 (ja) | 1993-05-28 | 1998-12-16 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| KR960011206B1 (ko) * | 1993-11-09 | 1996-08-21 | 삼성전자 주식회사 | 반도체메모리장치의 워드라인구동회로 |
| US5365479A (en) * | 1994-03-03 | 1994-11-15 | National Semiconductor Corp. | Row decoder and driver with switched-bias bulk regions |
| JP3667787B2 (ja) * | 1994-05-11 | 2005-07-06 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| JP3204848B2 (ja) * | 1994-08-09 | 2001-09-04 | 株式会社東芝 | レベル変換回路及びこのレベル変換回路を用いてレベル変換されたデータを出力する方法 |
| US5546353A (en) * | 1995-05-26 | 1996-08-13 | National Semiconductor Corporation | Partitioned decode circuit for low power operation |
| US5579259A (en) * | 1995-05-31 | 1996-11-26 | Sandisk Corporation | Low voltage erase of a flash EEPROM system having a common erase electrode for two individually erasable sectors |
| JP2780674B2 (ja) * | 1995-06-20 | 1998-07-30 | 日本電気株式会社 | 不揮発性半導体記憶装置 |
| KR100245556B1 (ko) * | 1997-05-27 | 2000-02-15 | 윤종용 | 워드 라인 구동 회로를 갖는 soi 반도체 램 장치 |
| US6359810B1 (en) * | 1998-03-13 | 2002-03-19 | Atmel Corporation | Page mode erase in a flash memory array |
| KR100310538B1 (ko) * | 1998-05-29 | 2001-12-17 | 박종섭 | 리던던시 회로 |
| JP3983940B2 (ja) | 1999-06-28 | 2007-09-26 | 東芝マイクロエレクトロニクス株式会社 | 不揮発性半導体メモリ |
| JP4846314B2 (ja) * | 2005-09-22 | 2011-12-28 | 株式会社東芝 | 半導体記憶装置 |
| JP4907967B2 (ja) * | 2005-12-01 | 2012-04-04 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| JP4962206B2 (ja) * | 2007-08-10 | 2012-06-27 | 富士通セミコンダクター株式会社 | 半導体記憶装置及びワードデコーダ制御方法 |
| US8172269B2 (en) | 2007-09-04 | 2012-05-08 | Lihit Lab., Inc. | File including a curved retaining portion enabling an edge of a binding body to curve |
| US8355278B2 (en) * | 2007-10-05 | 2013-01-15 | Micron Technology, Inc. | Reducing effects of program disturb in a memory device |
| US7619933B2 (en) * | 2007-10-05 | 2009-11-17 | Micron Technology, Inc. | Reducing effects of program disturb in a memory device |
| US8467263B2 (en) * | 2010-06-25 | 2013-06-18 | Intel Corporation | Memory write operation methods and circuits |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6025837B2 (ja) * | 1978-09-14 | 1985-06-20 | 株式会社東芝 | 半導体記憶装置 |
| JPS61151898A (ja) * | 1984-12-26 | 1986-07-10 | Fujitsu Ltd | 半導体記憶装置におけるワ−ド線ドライバ回路 |
| DE3934303C2 (de) * | 1988-10-15 | 2001-01-25 | Sony Corp | Adreßdecoder für nichtflüchtige Speicher |
-
1991
- 1991-11-20 JP JP30369591A patent/JP3376594B2/ja not_active Expired - Fee Related
-
1992
- 1992-11-19 KR KR1019920021700A patent/KR950015039B1/ko not_active IP Right Cessation
- 1992-11-20 US US07/979,796 patent/US5295106A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05205490A (ja) | 1993-08-13 |
| KR950015039B1 (ko) | 1995-12-21 |
| US5295106A (en) | 1994-03-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3376594B2 (ja) | 行デコーダ | |
| KR960005359B1 (ko) | 불휘발성 반도체 기억장치 | |
| JPH06338193A (ja) | 不揮発性半導体記憶装置 | |
| JP2853217B2 (ja) | 半導体メモリ | |
| JP2565104B2 (ja) | 仮想接地型半導体記憶装置 | |
| JPH0574181A (ja) | 半導体メモリ装置のデータ読み出し回路 | |
| JP2002352591A (ja) | 不揮発性半導体メモリ装置、そのローカルロウデコーダ構造、及び半導体メモリ装置、同装置でのワードライン駆動方法 | |
| US6477092B2 (en) | Level shifter of nonvolatile semiconductor memory | |
| JPH0212695A (ja) | メモリセル及びその読み出し方法 | |
| KR0147240B1 (ko) | 바이어스 제어 회로를 갖는 반도체 메모리 디바이스 | |
| JPH0679440B2 (ja) | 不揮発性半導体記憶装置 | |
| JPH07111091A (ja) | 仮想接地型フラッシュメモリの消去ベリファイ方法 と仮想接地型フラッシュメモリ | |
| JP3401395B2 (ja) | 不揮発性半導体メモリのデータ書き込み回路 | |
| JP3850016B2 (ja) | 不揮発性半導体記憶装置 | |
| US4493058A (en) | Integrated circuit for writing, reading and erasing memory matrices with insulated-gate field-effect transistors having non-volatile storage behaviour | |
| JP2542110B2 (ja) | 不揮発性半導体記憶装置 | |
| JP4907758B2 (ja) | 半導体記憶装置とその制御方法 | |
| KR100431482B1 (ko) | 반도체 기판 상에 형성된 웰 영역 내에 ｍｏｓ 구조의불휘발성 메모리 셀어레이를 포함하는 반도체 기억 장치 | |
| JP2927792B2 (ja) | 半導体メモリのセンス増幅回路 | |
| JP2668150B2 (ja) | 不揮発性半導体記憶装置 | |
| KR100196950B1 (ko) | 정의 피드백 감지 증폭기를 갖는 반도체 메모리 디바이스 | |
| JP3155821B2 (ja) | 不揮発性半導体メモリ | |
| JP2714478B2 (ja) | 不揮発性半導体記憶装置 | |
| JPH0527195B2 (ja) | ||
| US6272045B1 (en) | Nonvolatile semiconductor memory device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20021105 |
|
| LAPS | Cancellation because of no payment of annual fees |