JP2790495B2 - 不揮発性半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、不揮発性半導体記憶装置に関し、詳細に
は、そのデータ読出し回路に関するものである。

〔従来の技術〕

従来のシリコンゲートを有する読出し専用EPROM装置
としては、例えば、特開昭62−40698号公報に開示され
ているようにNOR型メモリセルを有するものが一般的で
ある。

第２図はこの種の不揮発性半導体記憶装置の回路図を
示している。同図において、１は列デコーダ、２は行デ
コーダ、３はセンスアンプ、T_c0,T_c1,…,T_cnは列選択ト
ランジスタ（以下、Ｙゲートという）、Q₀₀,Q₁₁,…,Q_mn
はトランジスタから成るメモリセルを示している。ま
た、Y₀乃至Y_nは列デコーダ１の出力信号であるＹゲート
選択信号、X₀乃至X_mは行デコーダ２の出力信号をメモリ
セルゲートに選択信号として与えるワード線を示してい
る。

この不揮発性半導体記憶装置では、列デコーダ１でＹ
ゲート選択信号Y₀乃至Y_nのうちのいずれかを活性化して
ビット線b₀〜b_nのいずれかを選択し、さらに、行デコー
ダ２でワード線X₀乃至X_mのうちのいずれかを選択するこ
とにより、その交点のメモリセルを選択してメモリセル
の電流をセンスアンプ３で電圧に変換し増幅して読出し
を行なっている。

〔発明が解決しようとする課題〕

しかしながら、上記従来の装置においては、メモリセ
ルのソース電極（以下、ソースという）が共通GND配線
に接続されているため、データ読出しに際しワード線X₀
〜X_mのうちのいずれかを選択すると、選択ワード線内の
非選択メモリセルを介して非選択ビット線の電荷が共通
GND配線に放電され、非選択ビット線の電位はGND電位に
なる。そして、次に、Ｙゲートを切替えてメモリセルの
データを読出すときには、GND電位となっているビット
線をセンス電位である1.3V近くまで充電してからでなけ
ればセンス電流を検出できず正常な読出し動作がすぐに
なされず、読出しに時間がかかるという問題があった。

さらに、この装置では、ビット線に現れる、Ｙゲート
のオン抵抗とメモリセル電流による電圧降下によるとこ
ろの電圧振幅がデータの読出しを遅延させるという問題
があった。即ち、通常Ｙゲートのオン抵抗は1kΩ程度で
あり、またメモリセルのデータに依存する電流振幅は０
〜60μＡであるので、ビット線には約60mVの電圧振幅が
生じ、この電圧振幅が大きくなる程、寄生容量の充放電
に時間がかかってしまい、その結果、データの読出しを
遅延させる問題があった。尚、この問題はＹゲートのオ
ン抵抗を小さくすることにより解決できるようにも思わ
れるが、すると、列デコーダの負荷が大きくなり、列デ
コーダ出力のライズ・タイム及びフォール・タイムが長
くなり、やはり高速動作ができなかった。

そこで、本発明は、上記したような従来技術の課題を
解決するためになされたもので、その目的とするところ
は、高速なデータ読出しができる不揮発性半導体記憶装
置を提供することにある。

〔課題を解決するための手段〕

本発明に係る不揮発性半導体記憶装置は、コントロー
ルゲート、フローティングゲート、第１及び第２の電極
を有するトランジスタで構成されたメモリセルを、行列
状に配置する装置であって、同一行に位置する前記トラ
ンジスタのコントロールゲートに接続されたワード線
と、同一列に位置する前記トランジスタの第１の電極に
接続されたビット線と、前記トランジスタの第２の電極
に共通に接続されたデータ線と、前記データ線に第１の
電圧を供給し、前記データ線に与えられた該第１の電圧
を維持する、差動増幅回路で構成された定電圧印加手段
と、前記メモリセルを選択する選択手段であって、選択
すべきメモリセルに対応する前記ビット線を、前記第１
の電圧よりも低い第２の電圧に電気的に接続させる前記
選択手段とを有し、前記定電圧印加手段は、前記メモリ
セルが選択された時に、前記データ線上に流れる電流を
電圧に変換する電流検出手段を含むことを特徴としてい
る。

〔作 用〕

本発明の不揮発性半導体記憶装置においては、ワード
線のいずれかを選択し、ビット線のいずれかを選択する
ことによって、行列状に配列されたメモリセルのいずれ
かを選択する。この選択されたメモリセルを構成するト
ランジスタの第２の電極に接続されたデータ線には、差
動増幅回路で構成された定電圧印加手段によって第１の
電圧が供給され、データ線の第１の電圧は一定電圧に維
持される。また、選択されたメモリセルを介してデータ
線からビット線に流れ出す電流が電流検出手段により検
出され、この電流の大きさにより、選択されたメモリセ
ルのデータが読み出される。この場合には、メモリセル
の第１の電極をビット線に接続し、メモリセルの第２の
電極をデータ線に接続して一定電圧を印加し、選択され
たビット線を第１の電圧よりも低い第２の電圧に電気的
に接続させて電流検出手段によりデータ読出しを行なう
ようにしている。このように、選択ビット線にのみに電
流が流れるようにしているので、選択ビット線を切替え
る時に、ビット線への容量充電が不要となり、データ読
出し動作の高速化が可能となる。

〔実施例〕

以下に、本発明の図示の実施例に基づいて説明する。

第１図は本発明に係る不揮発性半導体記憶装置である
EPROMのデータ読出し回路の一実施例を示す回路図であ
る。

同図において、10はｍ行×ｎ列のメモリマトリクスで
あり、このメモリマトリクス10は、フローティングゲー
トを有するメモリセルQ₀₀〜Q_m7,Q₀₈〜Q_mnと、ワード線X
₀〜X_mと、ビット線b₀〜b₇,b₈〜b_nと、データ線D_L0,D_L1
とから構成されている。メモリセルQ₀₀〜Q_m7,Q₀₈〜Q_mn
は、それぞれ同図のメモリセルQ_mnについて示すよう
に、ソースＳ、ドレインＤ、フローティングゲートFG、
及びコントロールゲートCGを有している。そして、各メ
モリセルのソースＳはビット線b_nに、ドレインＤはデー
タ線D_L1に、コントロールゲートCGはワード線X_mに接続
されており、その他のメモリセルも同様に接続されてい
る。尚、メモリセルのデータは、メモリセルQ₀₀〜Q_m7,Q
₀₈〜Q_mnのフローティングゲートの過剰電子の有無によ
って判断される。

実際のメモリセルのデータ読出しに際しては、コント
ロールゲート電圧をV_cc（5V）にし、ソース電圧をGND電
圧（0V）にし、ドレインに1.3V程度の正電位を与える。
このときにフローティングゲートに過剰電子が存在しな
ければ、ドレイン・ソース間に60μＡ程度の電流が流
れ、フローティングゲートに過剰電子が存在すればドレ
イン・ソース間の電流が20μＡ以下に抑制される特性を
持つため、この電流値の変化を検出することによりデー
タを読取ることができる。尚、ドレインに与えられる正
電位は、1.3V程度であり、シリコンの伝導帯と酸化膜の
伝導帯のエネルギー準位差が3.2eVであることから、デ
ータ読出し時にドレイン・ソース間電流によるフローテ
ィングゲートへの電子注入が発生しないように、3.2Vよ
り十分低い電圧に設定されている。また、ワード線に与
えられる電圧は、非選択時にはGND電位、選択時にはV_cc
電位とされている。

また、本実施例のメモリマトリクス10は、第一ブロッ
ク10aと第二ブロック10bとからなり、第一ブロック10a
は、データ線D_L0と、ビット線b₀〜b₇と、データ線D_L0に
ドレインを接続しビット線b₀〜b₇にソースを接続したメ
モリセルQ₀₀〜Q_m7とを有している。一方、第二ブロック
10bは、データ線D_L1と、ビット線b₈〜b_nと、データ線D
_L1にドレインを接続しビット線b₈〜b_nにソースを接続し
たメモリセルQ₀₈〜Q_mnとを有している。そして、いずれ
かのブロックが選択されて、そのブロック内のメモリセ
ルのデータが読出される。

尚、このデータ線は、常時1.3V程度の所定の定電圧に
固定されているが、選択されたブロック内では、非選択
時には定電圧に固定され、選択時にはGND電圧とされ
る。また、非選択ブロック内のビット線は、定電圧とGN
D間の任意の電圧にされている。

20は、メモリセル10の第一ブロック10aの列選択回路
であり、この列選択回路20はビット線b₀〜b₇と、メモリ
マトリクス10の行方向に延びて配置され列選択信号Y₀〜
Y₇をビット線b₀〜b₇に伝達する信号線と、ビット線b₀〜
b₇に直列に接続されるNMOSトランジスタT₀〜T₇とを有す
る。ここで、NMOSトランジスタT₀〜T₇のゲートはすべて
結合されてブロック選択信号線に接続されている。従っ
て、ブロックデコーダ64の出力Z₀に非選択電圧としてGN
D電圧が印加されると、MOSトランジスタT₀〜T₇はオフと
なり、ビット線b₀〜b₇と列選択信号Y₀〜Y₇とは電気的に
切断される。

30はメモリマトリクス10の第二ブロック10bの列選択
回路であり、この列選択回路30はビット線b₈〜b_nと、列
選択信号Y₀〜Y₇をビット線b₈〜b_nに伝達する信号線と、
NMOSトランジスタT₈〜T_nとを有している。ここで、NMOS
トランジスタT₈〜T_nのゲートはすべて統合されてブロッ
ク選択信号線に接続されている。

40は、データ線に流れる電流を電圧に変換する電流電
圧変換回路（電流検出手段）であり、この電流電圧変換
回路40は定電圧印加電流検出回路46と、スイッチ用NMOS
トランジスタT_a0と、電圧伝達用NMOSトランジスタT_b0と
から構成されている。また、電流電圧変換回路40は電流
を電圧に変換して電流値を検出すると同時に、データ線
D_L0に定電圧を印加する定電圧印加手段としても機能す
る。即ち、電流電圧変換回路40は、第一ブロック10aが
選択されたときに選択されたデータ線D_L0を一定電圧と
するように電圧を印加し、このときにデータ線からメモ
リセルを介してビット線（このとき選択されたビット線
はGND電位となっている）へ流れる電流を検出し、その
電流量を電圧量に変換して、共通データ線80に送出す
る。

ここで、電流電圧変換回路40の内部の機能について述
べると、定電圧印加電流検出回路46は、基準電圧発生回
路70から定電圧を受け、データ線D_L0を定電圧とするよ
うに働く。そして、選択されたメモリセルからデータ線
から流れ出す電流量と同一電流量をデータ線D_L0に供給
し、その電流量を電圧量に変換して出力端子45から出力
する。NMOSトランジスタT_a0,T_b0はV_cc電圧を供給する電
源端子と共通データ線80との間に直列接続されており、
NMOSトランジスタT_a0のゲートはブロック選択信号Z₀に
接続されNMOSトランジスタT_b0のゲートは定電圧印加電
流検出回路46の出力端子45に接続されている。

従って、第一ブロック10aが選択されてNMOSトランジ
スタT_a0が導通状態となった場合、出力端子45に出力さ
れた電圧に応じた電圧が共通データ線80に送出される。
NMOSトランジスタT_a0が非導通の場合には、出力端子45
の電圧は共通データ線80に影響を与えない。尚、共通デ
ータ線80は図示しない回路を介してGND端子に電流を放
出している。

50はデータ線に流れる電流を電圧に変換する電流電圧
変換回路であり、この電流電圧変換回路50は定電圧印加
電流検出回路56と、スイッチ用NMOSトランジスタT
_a1と、電圧伝達用NMOSトランジスタT_b1とから構成され
ている。また、電流電圧変換回路50は、電流を電圧に変
換して電流値を検出すると同時に、データ線D_L1に定電
圧を印加する定電圧印加手段としても機能する。電流電
圧変換回路50は、上記電流電圧変換回路40と同一な結線
で構成されており、電流電圧変換回路40と同様に機能す
る。尚、共通データ線80はセンス増幅器（図示せず）に
入力され、この入力された電圧は集積回路内の論理信号
と同一電圧振幅に増幅される。

60は行デコーダでり、この行デコーダ60に行選択アド
レス信号が入力されるとリード線X₀〜X_nのいずか１本を
選択してV_cc電圧とする。

62は列デコーダであり、この列デコーダ62には列選択
アドレス信号及び定電圧が入力され、非選択時に定電圧
を選択されたビット線のうちのいずれか１本にはGND電
位を出力する。

70は基準電圧発生回路であり、基準電圧（定電圧）を
出力端子72から出力する。この基準電圧発生回路70は、
電源電圧にノイズが現われても出力電圧を変動させない
ように回路設計されている。ここで、出力端子72に接続
された配線は、外からのノイズ及び集積回路内の他の配
線の電位変動の影響を防止するため、他の配線導体、例
えば、ポリシリコンによる配線であれば、アルミ層及び
アルミ基板によりシールドすることが望ましい。

基準電圧発生回路70を用いて列デコーダ62によるビッ
ト線電圧と、定電圧印加電流検出回路46によるデータ線
電圧を発生させる理由は、集積回路内のデータ線、ビッ
ト線の個々に定電圧発生用のトランジスタを備えた場
合、トランジスタの特性ばらつきにより、データ線やビ
ット線に印加される定電圧が不均一になるので、これを
防止するためである。即ち、基準電圧発生回路を用いる
ことにより、選択されたブロック内の選択されたビット
線以外のビット線とデータ線の電圧とを同じ大きさの定
電圧にすることができ、選択されたブロック内の全ての
非選択メモリセルのソースとドレインを同一電圧として
非選択ビット線への漏えい電流を防止できる。

第３図は、定電圧印加電流検出回路46の一例を示す回
路図である。同図において、100は差動増幅回路であ
り、この差動増幅回路100はPMOSトランジスタ104,106
と、NMOSトランジスタ114,116,118で構成される。基準
電圧入力を基準電圧発生回路70の出力端子72に接続し、
データ線D_L0を電流入力端44に接続し、その反転出力を
ノード94に出力している。

ここで、NMOSトランジスタ118は、ソースをGND電圧と
し、ゲートがノード72に接続され、ドレインはNMOSトラ
ンジスタ114,116のソースに接続される。NMOSトランジ
スタ116のゲートにはノード72が接続され、ドレインに
はPMOSトランジスタ106のゲートとドレインが接続さ
れ、PMOSトランジスタ106のソースにはV_cc電圧が印加さ
れる。PMOSトランジスタ104のソースにはV_cc電圧が印加
され、ゲートにはPMOSトランジスタ106のゲートとドレ
インが接続され、ドレインにはNMOSトランジスタ114の
ドレインが接続される。NMOSトランジスタ114のゲート
はデータ線D_L0に、ドレインはノード94に接続される。

また、102は電流を電圧に変換するPMOSトランジスタ
で、そのソースにはV_cc電圧が印加され、ドレインにはN
MOSトランジスタ112のドレイン及び電圧出力端子45に接
続され、ゲートは端子90に接続されている。NMOSトラン
ジスタ112のゲートは差動増幅回路100のノード94に接続
され、ソースはデータ線D_L0に接続され、データ線D_L0の
電圧安定化のための供給電流量を制御する。

第３図の回路の動作について以下に説明する。

差動増幅回路100はノード72の基準電圧と、データ線D
_L0の電圧とを比較し、データ線D_L0の反転出力をノード9
4を介してNMOSトランジスタ112のゲートに入力する。こ
れによりデータ線D_L0はノード72の電圧と同じになるよ
うに制御される。データ線D_L0はメモリセルを介してGND
電圧のビット線に対してのみ電流経路を有するため、電
流供給はV_cc電圧のみから行なえばよい。NMOSトランジ
スタ112に流れる電流は全てPMOSトランジスタ102に流れ
る。PMOSトランジスタ102の抵抗値はトランジスタのチ
ャネル幅、チャネル長及び端子90より与えられるゲート
電圧によって任意に決定される。この抵抗値と、NMOSト
ランジスタ112を流れる電流により出力端子45の電圧とV
_cc電圧との間に生じた電位差、即ち出力振幅が決定され
る。

第４図は列デコーダ62の信号出力回路部を示す回路図
である。この回路は第３図と回路構成が類似しているの
で、同一部分には同一符号を付して説明する。

差動増幅回路100はノード72から基準電圧を受けて出
力端22から電圧を出力し、その反転出力をノード94に出
力する。NMOSトランジスタ112と130とがV_cc電圧の端子
を出力端22の間に直列に接続され、NMOSトランジスタ11
2のゲートはノード94に、NMOSトランジスタ130のゲート
は端子96に接続されている。NMOSトランジスタ132は、
そのドレインを出力端22に、ソースをGND端子に、ゲー
トを端子98に接続している。端子96と98には列デコーダ
62の論理デコード部（図示せず）からV_cc電圧又はGND電
圧レベルの相補的な論理信号が与えられる。

第４図に基づいて、列デコーダ62の動作について説明
する。

出力端22に定電圧を出力する動作は、第３図の回路と
同一である。従って、第３図に示す回路と相似回路を用
いることにより、集積回路製造時のMOSトランジスタの
特性のばらつきによるデータ線とソース線の電圧の不均
一性を除去することができる。第３図と異なる点は、電
流検出用のPMOSトランジスタ102を備えていないこと、
及びNMOSトランジスタ130,132が追加されていることで
ある。本構成においてはNMOSトランジスタ130,132によ
って出力端22はGND電位と定電圧の２値をとることがで
きる。

第５図は本実施例の回路動作を示す電圧波形図であ
る。同図において、横軸は時間軸であり、この時間軸を
等分割して示すA,B及びＣはデータ読出しの１サイクル
を示しており、データ読出しサイクルＡではメモリセル
Q₀₀を、データ読出しサイクルＢではメモリセルQ₀₁を、
データ読出しサイクルＣではメモリセルQ₀₈を読出す場
合を示す。ここでは、メモリセルQ₀₁のみフローティン
グゲートに過剰電子が十分に注入され、コントロールゲ
ートにV_cc電圧が印加されても、ドレイン・ソース間に
電流が流れないものとする。

データ読出しサイクルＡにおいて、行デコーダ60によ
りワード線X₀をV_cc電圧、ワード線X₂をGND電圧とし、列
デコーダ62により出力Y₀のみGND電圧とし、他の列選択
信号は定電圧のままとする。さらに、ブロックデコーダ
64により出力Z₀をV_cc電圧、出力Z₁をGND電圧として第一
ブロック10aを選択する。すると、トランジスタT₀〜T₇
はオンし、トランジスタT₈〜T_nはオフとなり、信号Y₀〜
Y₇はビット線b₀〜b₇に伝達されるので、ビット線b₀はGN
D電位、ビット線b₁〜b₇は定電圧となる。このとき、デ
ータ線D_L0にも定電圧印加電流検出回路46によって定電
圧が印加されており、選択メモリセルQ₀₀以外の選択ワ
ード線X₀に接続されているメモリセルQ₀₁〜Q₀₇のドレイ
ン電圧、ソース電圧は共に定電圧であるため、ドレイン
・ソース間に電流は流れない。このとき、メモリセルQ
₀₀が流す電流は、データ線D_L0を介して定電圧印加電流
検出回路46により供給される。この電流は電圧に変換さ
れて、出力端45に現れる。MOSトランジスタT_a0は、その
ゲートにV_cc電圧が与えられてオンしているため、変換
された電圧に応じた電流をトランジスタT_b0を介して共
通データ線80に出力し、共通データ線80の電圧を変化さ
せる。

このとき、ブロックデコーダ64の出力Z₁はGND電位で
あるため、NMOSトランジスタT_b1はオフであり、定電圧
印加電流検出回路56の出力端55の電圧は、共通データ線
80の出力には影響を与えない。

非選択ブロックである第二ブロック10bのビット線b₈
〜b_nは、NMOSトランジスタT₈〜T_nがオフであるため電圧
を制御する手段を持たないが、GND電位以上であって定
電圧以下の電圧とされている。これにより、データ線D
_L1に電流が流れ、電流検出回路56より電流が供給される
場合が生じたとしても、NMOSトランジスタ57がオフであ
るため共通データ線80の電圧に影響を与えない。

次に、読出しサイクルＢに移行すると、列デコーダ62
は出力Y₀を定電圧とし、出力Y₁のみをGND電位にする。N
MOSトランジスタT₀〜T₇はゲート入力信号Z₀がV_cc電位で
オンであルため、ビット線b₀は定電圧に、ビット線b₁は
GND電位に移行する。メモリセルQ₀₁はフローティングゲ
ートに過剰電位が十分に注入され、選択されてもドレイ
ン・ソース間に電流を流さない。一方、読出しサイクル
Ａで選択されていたメモリセルQ₀₀は、ビット数b₀が定
電圧へ移行すると、電流を流さなくなるため、定電圧印
加電流検出回路40はメモリセルQ₀₀の電流減少を電圧量
に変換して共通データ線80に出力する。

データ読出しサイクルＣでは、サイクルＢより列デコ
ーダ62の出力Y₀がGND電位に、出力Y₁が定電圧に、出力Z
₀がGND電位に、出力Z₁がV_cc電位に変化する。これによ
り、ビット線b₈がGND電位に、ビット線b₉〜b_nが定電圧
となり、メモリセルQ₀₈のドレイン・ソース間に流れる
電流に応じた電圧が共通データ線80に出力される。

以上のように、本実施例によれば、第２図の従来例の
ようにメモリセルのソースをGND電位としドレインをデ
ータ線とするのではなく、メモリセルのソースをビット
線としてドレインをデータ線として定電圧印加電流検出
回路46に接続し、ビット線を選択GND電位とすることに
よりデータの読出しを行なうようにしている。従って、
従来のようにビット線切替時のGND電位からセンス電位
近傍までビット線の容量充電が不要となり、さらには、
従来の列選択トランジスタのオン抵抗による必然的な遅
延もないためデータ読出し動作の高速化が可能になる。

尚、本実施例の動作説明では、データ線と非選択のビ
ット線間に電位差がないものとして説明をしたが、実際
には微小な電位差が生じることがある。それは、第１図
において、ワード線と、これに平行して延びているデー
タ線が共にn⁺拡散層により形成されているための寄生抵
抗によるものである。例えば、第一ブロック20を８本の
ビット線と１本のデータ線アルミ配線とした場合、デー
タ線アルミをブロックの真中（左右に４本ずつのビット
線アルミ）に配置すると、末端のメモリセルのドレイン
と、データ線間に800Ω程度の抵抗が存在することにな
る。メモリセルが流す電流は60μＡなので、データ線ア
ルミ配線からみて選択ビット線側に配置された、選択ワ
ード線内にある非選択メモリセル３個のドレイン・ソー
ス間には、最大で50mV程度の電位差が現れることにな
る。しかし、上記３個のメモリセル全てのドレイン・ソ
ース間電位差が50mVであったとしても選択メモリセルの
ドレイン・ソース間電位差は1.3Vであるため、漏れ電流
は選択メモリセルの流す電流の1/10以下であり、読出し
動作にはほとんど影響はない。さらに、実際には、この
場合の非選択セルソースとなるデータ線の電位が1.3Vと
GND電位に対して高いため、基板効果による非選択セル
のしきい値上昇分で漏れ電流は上記の説明より少ない。

また、本実施例によるデータの読出しの高速性につい
て、遷移時間を表す時定数を従来の装置と比較すると次
のようになる。

ここでは、８本のビット本に１本の割合でデータ線を
備えて第一ブロック10aを構成する場合を考える。従来
の装置におけるビット線選択用MOSトランジスタのオン
抵抗は1kΩとする。ビット線の容量は１本につき2pF程
度なので、従来の装置での時定数は2nsとなる。本実施
例の定電圧印加電流検出回路46のメモリセル電流の有無
による電圧振幅は、回路内のトランジスタの組合せのみ
により決定できるが、3mV程度とする。メモリセルの電
流を60μＡとすると、この時の定電圧印加電流検出回路
46の等価入力抵抗は、3mV/60μＡより、50Ωとなる。ま
た、データ線の容量は大きく見積っても10pF程度である
ので、時定数は50Ω×10pF＝0.5nsとなり、従来の装置
とより顕しく高速であることがわかる。

さらに、上記実施例においては、EPROM集積回路を例
にとって説明したが、本発明はこれに限定されず、行お
よび列を選択的に駆動してメモリセルを選択する不揮発
性半導体装置であれば、適用することができる。

〔発明の効果〕

以上説明したように、本発明によれば、ビット線切替
時のGND電位からセンス電位近傍までビット線の容量充
電が不要となり、さらには、従来の列選択トランジスタ
のオン抵抗による必然的な遅延もないためデータ読出し
動作の高速化が可能になるという効果がある。

【図面の簡単な説明】

第１図は本発明に係る不揮発性半導体記憶装置の一実施
例を示す回路図、 第２図は従来のEPROMの回路図、 第３図は定電圧印加電流検出回路の回路図、 第４図は列デコーダの信号出力回路部の回路図、 第５図は本実施例の動作波形図である。 10……メモリマトリクス、 10a……第一ブロック、 10b……第二ブロック、 Q₀₀〜Q_mn……メモリ素子、 X₀〜X_m……ワード線、 b₀〜b_n……ビット線、 D_L0,D_L1……データ線、 T₀〜T_n……NMOSトランジスタ、 40,50……電流電圧変換回路、 46,56……定電圧印加電流検出回路、 60……行デコーダ、 62……列デコーダ、 64……ブロックデコーダ、 70……基準電圧発生回路、 80……共通データ線。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】コントロールゲート、フローティングゲー
   ト、第１及び第２の電極を有するトランジスタで構成さ
   れたメモリセルを、行列状に配置した不揮発性半導体記
   憶装置において、 同一行に位置する前記トランジスタのコントロールゲー
   トに接続されたワード線と、 同一列に位置する前記トランジスタの第１の電極に接続
   されたビット線と、 前記トランジスタの第２の電極に共通に接続されたデー
   タ線と、 前記データ線に第１の電圧を供給し、前記データ線に与
   えられた該第１の電圧を維持する、差動増幅回路で構成
   された定電圧印加手段と、 前記メモリセルを選択する選択手段であって、選択すべ
   きメモリセルに対応する前記ビット線を、前記第１の電
   圧よりも低い第２の電圧に電気的に接続させる前記選択
   手段とを有し、 前記定電圧印加手段は、前記メモリセルが選択された時
   に、前記データ線上に流れる電流を電圧に変換する電流
   検出手段を含むことを特徴とする不揮発性半導体記憶装
   置。