JPS61218223A - 制限された検出電流を用いるプログラム可能な論理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は制限された検出電流を用い雑音から分鮒六わ、
るプログラムＴｉＴ能な論押坊苦に閏１．−耕２こ一プ
ログラム可能な論理装置の配列の問合せの間流れる検出
電流を制限し、セル選択装置の、スイッチングによって
配列のセンス増幅器に生じる雑音を減少させるための技
術を用いたプログラム可能な論理装置に関する。

［従来の技術とその問題点］ 典型的なプログラム可能な論理装置のアーキテクチアは
、緩衝された入力信号が直接的にプログラム可能な装置
のアンド配列又はマトリックスに印加されるようになっ
ている。通常容入力信号はアンド配列に印加され、それ
に関連する真信号及び補数信号を有しているので、例え
ば、プログラム可能な論理装置は３２個の可能な入力ラ
インを形成する１６個の入力信号を有する。

各アンド配列は、複数の列と複数の行［又は積項（ｐｒ
ｏｄｕｃｔ　ｔｅｒｍ）コのある配列に設けられた複数
のメモリ・セル又はスイッチを備えている。入力信号は
配列の各列を駆動し、各積項は、当該技術分野の専門家
に公知であるように、センス増幅器、オア・ゲート配列
及び他の出力論理回路を駆動する。ある特定の配列のセ
ルの状態は、各列の入力信号がそのメモリ・セルに対す
る対応する積項のラインに印加されるかどうかを決定す
る。

各メモリ・セルは典型的には１個の選択トランジスタを
備えていて、対応する列の入力信号がアクティブ信号で
あるとき、その選択トランジスタは、オンとされる。も
し、フローティング・ゲート形電界効果トランジスタの
ようなヒユーズ・スイッチ又は他のメモリ・デバイスで
あるセル・メモリ・ユニットが導通状態にあるとき、入
力信号は積項に印加される。

本発明の出願人は、近年アンド配列のセルのメモリ又は
検出素子のような電気的に消去可能なフローティング・
ゲート形電界効果トランジスタを用いたプログラム可能
な論理装置を改良した。このようなフローティング・ゲ
ート形トランジスタは、従来電気的に消去可能であって
プログラム可能なメモリ（以下、ＥＥＦＲＯＭという。

）のために用いられてきた。典型的なりＥＦＲＯＭメモ
リにおいては、ある特定のセルのための選択トランジス
タが、ポリシリコンの入力ラインと積項の能動領域を交
差させることによって形成される。このポリシリコンは
、能動領域にＮ形不純物を注入することによって形成さ
れたソースとドレインを有する選択トランジスタのゲー
ト電極のように動作する。プログラム可能な論理装置の
処理の間、Ｎ形不純物がポリシリコン・ゲートの下側に
横方向から拡散される。この横方向からの拡散によって
、ゲートに関係するオーバーラツプ領域を形成する。こ
の静電容量がしばしばミラー静電容量として参照される
。

従来の電気的に消去可能なメモリの配列は、第８図の回
路図によって図示されている。従来、選択トランジスタ
Ｍｌは、センス・トランジスタＭ２（フローティング・
ゲート形デバイス）と行又は積項の終端に設けられるセ
ンス増幅器の間に、設けられる。この構成によって、あ
る時刻にただ１つの列がスイッチングされるようなメモ
リの応用においてうまく動作する。また、行が双方向性
である、すなわちデータをメモリ配列から読み出し、ま
たメモリ配列へ書き込みの両方の動作のために行が用い
られるために、上記の構成によって最小のチップ領域に
レイアウトされている。従来のＥＥＰＲＯＭのセルの構
成は、プログラム可能な論理装置にとって有利ではなか
った。なぜなら、多くの列が同時にスイッチングされ、
オーバーラツプ領域の結合容量によって積項の雑音の増
加を生じさせ、入力と出力の信号の遅延を長くさせるか
らである。１６本（又はそれ以上の）入力ラインがハイ
レベルからローレベルに（又はその逆に）同時にスイッ
チングされるとき、かなりのスイッチング雑音がその容
量性によってその積項に生じる。

その結果、生じた積項の雑音は、高速のセンス増幅器の
バイアス電圧を低下させ、入力と出力との信号遅延を長
くさせる。

プログラム可能な論理装置のもう１つの特徴は、列ライ
ンのいくつかが選択され、それらの列ラインと関連する
メモリ・セルが導通状態であるとき、ある特定の積項を
介して比較的高いレベルのセル電流で検出されることで
ある。

最近本発明の出願人によって改良されたプログラム可能
な論理装置の構成においては、各積項ごとに分離された
センス増幅器が設けられ、電流検出の電圧源のように動
作する。このセンス増幅器の長所はその高速性にある。

必要とされる高速度を実現するために、センス増幅器は
非常に入力感度に優れ、比較的小さな入力電圧変化によ
って動作する。その増幅器は電圧レベルを維持するため
の大きい電流レベルを供給することができる電圧源と類
似した形で動作する。そのセンス増幅器は、電流をオン
にされたメモリ・セルを介してアースに供給する。従っ
て、各行又は積項に設けられた３２列のセルを有するあ
る配列に対して、多くのセルがオンにされるとき、ある
特定の積項のためのセンス増幅器に、単一のセルに必要
とされる電流が何回も供給される。例えば、各プログラ
ムされたセルは、それぞれ５０μＡまで低減させること
ができる。そして、２０４８個のセルの配列における１
／２のセルが動作状態にされると、それぞれ５０μＡま
で低減させ全体として５１．２ｍＡのセル電流が流れる
。大きな電流が流れることによって、電力を浪費すると
ともに、チップの故障率を増大させ、ある積項の１つの
セルだけを介して流れる電流だけがセンス増幅器の動作
のために実際必要であるので、大きな電流は必要がない
。

［発明の目的コ 従って、プログラム可能な論理装置の積項のセンス増幅
器から列のスイッチングノイズを分離させるための手段
を提供することが本発明の目的である。

もう一つの目的は、制限されたセンス電流を有し、非常
に高速の入出力信号を有する改善されたプログラム可能
な論理装置を提供することにある。

［発明の構成コ 消去されたセルのミラー静電容量を積項から分離し、事
実上積項のスイッチング雑音を減少させるとともに、セ
ンス増幅器を介して検出されるセル電流を制限するよう
になっているプログラム可能な論理装置が提供される。

本発明によれば、各セルのためのセンス・トランジスタ
が、センス増幅器と選択トランジスタとの間に設けられ
、それによって、そのセルが消去された状態にあるとき
、オーバーラツプ又はミラー静電容量を分離させる。

典型的には、２．３のセンス・トランジスタだけが導通
状態にプログラムされ、それ以外のほとんどのセンス・
トランジスタが消去（非導通状態に）される。この構成
において、積項にスイッチング雑音を生じることなく多
くの列又は入力ラインが固定される。別設された積項の
アース・ラインが各積項のために用いられる。電流制限
器は、各積項に接続され、その電流量を各積項を介して
、ある予め決められた最大レベルに制限するために用い
られる。このレベルは、典型的には、１個の導通状態の
メモリ・セルを介して流れる最大電流レベルにほぼ等し
い。

［実施例コ 本発明は、制限された検出電流を用いスイッチング雑音
から分離することができる新しいプログラム可能な論理
装置を備えている。下記の記述においては、当該技術分
野の専門家が本発明を製造し使用することができるよう
に記述され、ある特定の応用及びその必要条件の内容に
ついて記述されている。好ましい実施例に対する種々の
変形例が当該技術分野の専門家にとって容易に明らかに
なり、ここで示される一般的な原理を他の実施例や応用
に適用してもよい。従って、本発明は示された実施例に
限定される意図はなく、ここに開示された原理や新しい
特徴に基づく最も広い範囲に適用される。

第１図は、プログラム可能な論理装置において用いられ
るメモリ・セルの縦断面図である。この。

セルは、センス・トランジスタの記憶トランジスタのよ
うな選択トランジスタ及びフローティング・ゲート形ト
ランジスタを備えている。フローティング・ゲート形デ
バイスは、センス・トランジスタをエンハンスメント・
モード又はデプレション・モードのいずれかのモードに
させるために、フローティング・ゲート上に記憶された
電荷を除去又は増大させるためのフォーラ−・ノードハ
イム（Ｉｌｉｌ（１ｙＩＱｐ　−Ｎ■八へＡ）Ｉｎ＋ｍ
”＋６”ｌ　　ｋ　　′ｉ　＋　　１し’Ａ　ｌメー田
１．Ｎｆｈる。フォーラ−・ノードハイムのトンネル効
果を生じさせるために、フローティング・ゲート領域５
が、例えばＸＯＯ，＜の非常に薄い酸化膜層によってド
レイン領域であるＮ＋゛領域２から絶縁される。

選択トランジスタは、酸化膜層によってＮ十領域２．４
から絶縁されるポリシリコン領域１により形成される。

ポリシリコン領域１は、能動領域にＮ形不純物を注入す
ることによって形成されるＮ十領域２．４を備えるソー
ス及びドレインを有する選択トランジスタのゲート電極
を備えている。

プログラム可能な論理装置の処理の間、Ｎ形不純間、Ｎ
形不純物がポリシリコン・ゲート領域の下に横方向から
拡散され、オーバーラツプ領域りを形成する。オーバー
ラツプ領域は、選択トランジスタのゲートとドレインの
間のミラー静電容量を形成する。ミラー静電容量の電荷
蓄積機能は、その選択トランジスタがオン又はオフとな
るとき、スイッチング雑音を誘導させる。

本発明は、入力ラインをトグルＱｏｇｇｌｅ）で固定す
ることによって積項に生しる雑音を制限するための手段
を備えている。第２図は、本発明のこの構成を実施した
プログラム可能な論理装置の２つのセル１０及び２０を
示している。第８図に図示された従来の電気的に消去可
能なメモリの形状とは対照的に、第２図に図示された各
セルを備えるセンス・トランジスタＭ２は、各セルの選
択トランジスタＭ１と積項３０との間に設けられる。入
力ライン１１及び２１は、列！及び２における各セルの
各選択トランジスタのゲートを駆動する。

典型的なアンド配列は３２本の入力（列）ラインと、６
４個の積項（行）を有してもよい。列ｌ及び２に対する
各入力ライン１１及び２１は、各列に設けられた６４個
の各セルの選択ゲートを駆動する。

入力の状態が通常の回路動作の間固定されるので、その
選択トランジスタはオン及びオフに切り換わる。各ミラ
ー静電容量Ｃｔｎはそのスイッチングによって電荷を蓄
積及び放電する効果をもたらす。

センス・トランジスタは、選択トランジスタと各積項の
ライン３０との間に設けられる。センス・トランジスタ
が消去されるとき、すなわちセンス・トランジスタが非
導通状態にあるとき、その選択トランジスタはその積項
のラインから分離され、その消去されたセンス・トラン
ジスタの分離によって、スイッチング雑音が積項のライ
ンに生じることを防止する。もしセンス・トランジスタ
が導通状態であるならば、その特定のセルに対してスイ
ッチング雑音を分離させることができない。

しかしながら、典型的には、導通状態にプログラムされ
るセンス・トランジスタに比較して、より多くのセンス
・トランジスタが消去されるので、第２図に図示される
新しい構成によって、雑音を事実上相じさせない。

この構成を実現するために、好ましい実施例においては
、その選択トランジスタがマトリックス・セルのアース
側にあるので、セルの間合せ（読み出し）のライン及び
プログラミング（書き込み）のラインが分離される。そ
のアース・ラインは書き込みパスとなり、各積項はある
分離されたアース（積項のアース３５）と接続すること
が必要とされる。プログラムの間、そのアースとの接続
はとり除かれ、そのプログラム・データは、個々の積項
のアースライン風びセンス・トランジスタのゲートと接
続されるＭＣＧノードに入力される。従って、もしある
選択されたセルがエンハンスメント・モードにプログラ
ムされたならば、あるハイレベルである典型的には＋２
０ボルトのプログラム電圧がＭＣＧノードに印加される
。積項のアースラインはアース電位に降下される。逆に
、もしセルがデプレション・モードにプログラムされる
ならば、ＭＣＧノードはアースに接地され、積項のアー
スライン、はハイレベルのプログラム電圧レベルに昇圧
される。積項における所望の列の選択ゲートはハイレベ
ルとなり、データがセルにプログラムされる。通常モー
ドの動作において、プログラム回路は積項のアースから
分離され、アースへの接続が行われる。

第３図は、本発明を用いたプログラム可能な論理装置の
配列における積項１４０の４個のセル１００．１１０，
１２０及び１３０を図示している。

し汝＾レニ）−々鎗妬ＩＪ／１立ν↓こ１ｊ　　八Ｕ↓
４＾た積項のアースライン１４５とともに設けられる。

４個のセルのセンス・トランジスタ１０２，１１２．１
２２及び１３２は、各選択トランジスタＩＯ１，Ｉｌｌ
、１２１及び１３１と積項のライン１４０との間に設け
られる。センス増幅器１５０の入力は、積項のライン１
４０に接続される。電流制限器１５５は、積項のアース
ライン１５５とアースとの間に接続される。

入力ライン１１７は入力ドライバ１１８に接続され、入
力ドライバ１１８は真信号＋１５と補数信号１１４を出
力する。真信号１１５は、セル１１０の選択トランジス
タ１１１のゲート＋１３を駆動する。同様に、入力ライ
ン１２７は入力ドライバ１２８に接続され、入力ドライ
バ１２８は真信号１３５と補数信号１３４を出力する。

真信号１３５はセル１３０の選択トランジスタ１３１の
ゲート１３３を駆動する。補数信号＋３４は、セル１２
０の選択トランジスタ１２１のゲート１２３を駆動する
。

第３図に示された素子は、３２列と６４の積項で配置さ
れる２０４８個のセルの典型的なアンド配列を形成する
ために複製される。各積項はその積項のセンス増幅器と
関係するとともに、その積項のアースラインの電流制限
素子と関係する。

プログラム・データは複数のステージを備えたシフト・
レジスタ・ラッチ回路（以下、ＳＲＬ回路という。）に
よってその配列に入力される。ある代表するステージ１
６０が第３図に図示される。

好ましい実施例においては、ＳＲＬ回路は１個の積項当
たり１つのステージを備えている。従って、プログラム
・データはＳＲＬ回路のステージにクロック同期されて
入力され、第３図に示された積項１４０に対してそのプ
ログラム・データはノード１６３に出力される。

装置の“編集”モードの間、百方１−信号はローレベル
になり、列ドライバ１１Ｂ及び１２８を非動作状態にす
るとともに、列デコーダ１０６，１１６．１２６及び１
３６を動作状態にする。列デコーダへの入力は、３２列
のうちの１列を選択する６ビツトのワードを備えており
、その入力によってその列における６４個の選択トラン
ジスタをオンにする。バルク消去を行うために、Ｍ、Ｃ
Ｇノードが、＋２０ボルトに昇圧され、データ・ノード
１６３がローレベルとなる。トランジスタ１６１は、ハ
イレベルの“ＰＧＭ“信号が入力されるとオンとされる
。すべてのセルに対して、センス・トランジスタのゲー
トは＋２０ボルトとなり、そのドレインはアースに接地
され、電子はトンネル効果によってドレインからフロー
ティング・ゲートへ移動する。これによって、“消去”
された状態である６−８ボルトのしきい値ゲート・ター
ンオン電圧を有するトランジスタがエンハンスメント・
モードにプログラムされる。そのトランジスタは、例え
ば＋２．５ボルトの間合せ電圧がＭＣＧノードを介して
そのゲートに印加されたとき、導通状態とならない。

ある選択されたセルをプログラムするために、その選択
トランジスタのゲートが列デコーダによって＋２０ボル
トに昇圧され、ＭＣＧノードがアースに接地されるとと
もに、ノード１６３におけるデータはハイレベルとなる
。トランジスタ１６１及び１６６の両方のトランジスタ
が、それぞれハイレベルである例えば＋５ボルトである
“ＰＧＭ”信号、並びにハイレベルである例えば＋２０
ボルトである“プログラム”信号によってオンとされる
とき、プルアップ回路１６５は、ライン１４５を、トラ
ンジスタ１６６のターン・オンしきい値電圧である＋２
０ボルトからＶＴを引いた電圧に昇圧させる。

その制御ゲートがアースに接続され、そのドレインが＋
２０ボルトからｖＴを引いた電圧になったとき、電子は
トンネル効果によってフローティング・ゲートからドレ
インに流れ、センス・トランジスタをデプレション・モ
ードにプログラムする。

通常のユーザ・モード及び照合モードにおいて、例えば
２．５ボルトの間合せレベルがゲートに印加されたとき
、センス・トランジスタは導通状態になる。

プログラム可能な論理装置が通常ユーザ・モーＬ’ｍ＋
？Ｌ＊　　ｒ：ｔｒｖｍｌＪｌｋ／Ｌ＆１１．Ｌ＋Ｆｈ
　　ｎ＋＋３コーダ１０６，１１６，１２６及び１３６
を非動作状態にするとともに、列ドライバ１１８及び１
２８を動作状態にする。このモードにおいて、“ＰＧＭ
”及び“プログラム”がローレベルである。従って、ト
ランジスタ１６１及び１０６は非導通状態とされ、電流
制限器１５５が動作状態とされ、ライン１４５からアー
スへのパスが設けられる。センス増幅器１５０は積項の
ライン１４０の状態を検出するために用いられる。

センス増幅器１５０は、各積項のラインにおけるメモリ
・セルの状態に依存する２つの状態の出力信号を出力す
る。第３図において、各センス・トランジスタ１０２，
１１２，１２２及び１３２が、積項１４０と積項のアー
ス１４５との間に各選択トランジスタｌｏｔ、１１１，
１２１及び１３１を介してパラレルに接続されることが
明らかである。

もしラインＭＣＧに間合せ電圧が印加され、センス・ト
ランジスタのゲートを駆動することによってすべてのセ
ンス・トランジスタが消去されたとき、すなわち非導通
状態になったとき、積項のうイン１４０とそのアースラ
イン１４５との間に電流が流れない。もし、１つ又はそ
れ以上の選択されたセンス・トランジスタが導通状態に
プログラムされるとき、１つ又はそれ以上の電流のパス
が、積項のライン１４０とそのアースライン１４５との
間に設けられる。　本発明について完全に理解するため
に、好ましい実施例において用いられるセンス増幅器１
５０が第４図に図示されている。

増幅器１５０は、シングルエンド形電流検出増幅器を備
えている。積項のライン１４０は増幅器１５０の入力に
接続され、その増幅器１５０の前段はバイアス回路を備
えている。トランジスタ２０８．２１３及び２１５は、
協働して、積項のライン１４０を１つのトランジスタの
しきい値電圧降降下ｖＴに等しい約１ボルトにバイアス
する。トランジスタ２１３及び２１５が導通状態である
とき、トランジスタ２０８，２１３及び２１ｇのゲート
に接続されるノード２１４の電位は約２Ｖ７である。ト
ランジスタ２０．８のゲートとソースの間の電圧降下が
ｖＴであるとき、ライン１４０の電圧は２Ｖ７−Ｖ７．
すなわちＶ丁となる。

入力電圧が積項において２５ミリボルトの範囲で変化す
るとき、検出電流は、５マイクロアンペアのような低い
電流値になる。

より大きな静電容量を除去し安定化させ、積項の電位を
低下させて保持するために、トランジスタ２１０はある
負荷又は漏えい器として動作する。

トランジスタ２１Ｂ及び２２０は、Ｎ−ＭＯＳ形トラン
ジスタ２２２及びトランジスタ２２５を備えるインバー
タ２２１を駆動するプル・アップ回路を形成する。ノー
ド２１９は、積項のライン１４０の状態に依存して、Ｉ
Ｖｙ±４００ｍＶになる。インバータのステージ２２１
は、いくつかの増幅動作を行う。最終段はトランジスタ
２２８及び２３０を備えたＣＭＯＳＭＯＳ形−タであり
、ＣＭＯ８形インバータはノード２４０における増幅器
出力において最大限の電圧変化を出力する。

プログラムされたメモリ・セルの検出中、すなわちフロ
ーティング・ゲート形デバイスかいわゆる問合せ電圧に
よって、導通状態となりデプレション・モードにプログ
ラムされるとき、積項の電位は、動作状態とされた選択
トランジスタ及び導通状態のフローティング・ゲート形
デバイスを介して直接的にアースに接地される。電流は
、増幅器から積項のライン１４０、選択トランジスタ、
センス・トランジスタ及び積項のアースラインを介して
アースに流れる。この電荷の流れは、トランジスタ２１
５と２２０への駆動電圧を低下させ、トランジスタ２１
８への駆動電圧を昇圧させるためトランジスタ２１３を
デプレション・モードにさせる。Ｎ−ＭＯＳ形インバー
タ２２１の出力電圧が低下される。すなわちトランジス
タ２２５がオンとされ、ノード２２４の電圧が低下され
、その信号をさらに増幅する。次いで、ＣＭＯＳ形イン
バータ２２１は、センス増幅器出力２４０の利得をさら
に供給させる。

消去されたメモリ（非導通状態の）セルの検出の間、積
項１４０は、その静止動作点であるハイレ５及び２２０
への駆動電圧を昇圧する。トランジスタ２１５及び２２
０のゲートがハイレベルで駆動されたとき、トランジス
タ２１８のゲートはインバータ２４１によってローレベ
ルに降下される。

トランジスタ２２０は、トランジスタ２２５のゲート電
圧を降下させ、トランジスタ２２５をオフとする。これ
らの条件のもとで、トランジスタ２２２は、トランジス
タ２３０と２２８のゲート電圧を昇圧させ、トランジス
タ２３０をオンにするとともに、トランジスタ２２８を
オフにする。従って、センス増幅器の出力であるノード
２４０はローレベルとなる。

積項における導通状態のセルの数が増加するので、セン
ス増幅器１５０を介して流れるセル電流が減少するとい
うことがわかる。本発明のもう一つの概念は、センス増
幅器１５０によって検出されるセル電流を制限するため
の電流制限手段を備えている。この電流制限回路の簡単
化された回路図が第５図に示されている。この電流制限
器は、を備え、それぞれの回路２５０と素子２８０は各
積項のアースに対して１個ずつ備えられる。

制御論理回路２５０は、特定のプログラム可能な動作モ
ードの間だけ、電流制限素子を動作状態にするために用
いられる。プログラム可能な通常のユーザ・モードの開
電流制限動作を行い、一方メモリ・セルをプログラムす
るとき又は論理テスト・モードの間、電流制限動作を停
止するとともに、積項のアースラインをアースから絶縁
するということが要求される。

各電流制限された素子はノード２８２における制御論理
出力信号“ＡＳＧＢ”によって制御される。

電流制限動作を停止させるために、ノード２８２はアー
スに接地され、トランジスタ２８０がオフとされる。こ
の状態は、トランジスタ２６２及びトランジスタ２５５
又は２６０が導通状態であるとき生じる。トランジスタ
２５５の状態が“Ｐ／■”信号によって制御され、その
“Ｐ／Ｖ”信号はプログラム・サイクルの間ハイレベル
とされる。

トランジスタ２６０は“ＬＴ”信号によって制御され、
該“ＬＴ“信号はプログラム可能な論理装置の論理テス
ト・モードの間ハイレベルとされる。トランジスタ２６
２は“「「“信号によって制御され、該“「「”信号は
、プログラム可能な論理装置のバルク消去サイクルの間
を除いてハイレベルになる。

従って、ノード２８２は、プログラム・サイクルの間又
は論理テスト・モードの間アースに接地される。

電流制限器は、トランジスタ２６６を介して流れる電流
によって制御される電流ミラーとして動作し、電流制限
素子として動作する各Ｎチャンネルのプル・ダウン・ト
ランジスタ２８０のゲートをバイアスする。好ましい実
施例は、１６個のプログラムされたセルのセル電流を１
個の積項光たり約１２０マイクロアンペアに制限するた
めに設計されている。

動作中、電流制限器が動作状態であるとき、ノード２８
２は、トランジスタのしきい値のターンオン電圧ｖＴの
２倍以上に又は約２ボルトに丁度バイアスされる。７丁
のしきい値の電圧降下は、各トランジスタ２６８及び２
７０のゲートからソースへ生じ、その結果、ノード２８
２が２Ｖ７のバイアスレベルになる。

電流制限トランジスタ２８０のドレイン２８１は、積項
のアースライン１４５に接続される。

トランジスタ２８０のゲートが２Ｖ７の電圧であるとき
、トランジスタ２８０は導通状態にバイアスされ、電流
がトランジスタを介して流れる。

積項の簡単化された等価回路、積項における導通状態の
セル及び電流制限器が第６図に図示されている。第３図
のメモリ・セルが実効抵抗として第６図に図示され、そ
の抵抗のインピーダンスは、各セルの状態に依存してい
る。従って、セル１００．１１０，１２０及び１３０は
、積項１４０を電圧のアースライン１４５に接続するあ
るパラレル回路網を形成している。センス増幅器１５０
は積項１４０に接続される。電流制限素子２８０（第６
図）は、積項のアースライン１４５をアースに接続する
。

上述のように、増幅器１５０は、導通状態のメモリ・セ
ルを介して電流を供給する電圧源を備えている。導通状
態のセルのインピーダン、スはたとえばローレベルであ
り、一方非導通状態セルのインピーダンスは例えばハイ
レベルである。工程による誤差等のような変数に依存し
て、実際のセルインピーダンスは予測値に比較し、高く
又は低くなるかもしれない。従って、任意の与えられた
時間において導通状態であるセル（及びそれらの個々の
インピーダンス）の数が変数であるので、センス増幅器
からセルの電流制限器素子を介してアースまでの実効イ
ンピーダンスは変数である。積項１４０と積項のアース
ライン１４５との間の実効インピーダンスが変化するの
で、セル電流がセンス増幅器を介して制御される。なぜ
なら、センス増幅器が電圧源を構成しているからである
。インピーダンスが低下し電流量が増加するので、トラ
ンジスタ２８０のドレイン２８１の電圧は、増加する方
向で昇圧され、センス増幅器がより大きな電流を供給す
ることを停止させる点で、あるしきい値レベルにバイア
スされる。

トランジスタの電流制限動作は、ＭＯＳ形デバイスを介
して流れる電流を記述する下記の関係式％式％ ＩＤ５−ドレインからソースへの電流、μ＝キャリアの
移動度、 Ｃｏｘ＝ゲート酸化膜の単位面積当たりの静電容量、 Ｗ＝トランジスタの幾何学的な幅、 Ｌ＝トランジスタのチャンネルの長さ、ＶＣＳ＝ゲート
とソースとの間の電圧、ＶＴ＝トランジスタのターン・
オンしきい値電圧、 ＶＤ−ドレインとソースとの間の電圧 である。

これらのパラメータのうち、ＶＴ、μ、　ＣＯＸ。

Ｗ及びＬは、ある与えられたグイ及びプロセスに対する
物理的な定数パラメータである。電流方程式における変
数はＩＤＳ、ＶＧＳ及びＶＤである。　しかしながら、
開示された実施例においては、回路２５０はＶＧＳにバ
イアスされ、すなわちノード２８２における電圧はある
予め決められた固定されたレベル（約２Ｖ７）にバイア
スされる。従って、電流ＩＤＳを増加させるために、Ｖ
Ｄをまた昇圧させなければならない。　Ｖ□がセンス増
幅器のバイアスレベルであるＶＴに上昇したときセンス
増幅器は電圧ＶＤをさらに昇圧させず、トランジスタ２
８０を介して最大電流ＩＤｓを有効的に制限する。

第７図は、典型的なトランジスタの動作に対するＩＤｓ
、ＶＤおよびｖＧｓの間の関係を表わす簡単化されたグ
ラフである。第７図において、電流ＩＤＳの大きさは、
ドレイン電圧ＶＤとゲート・ソース間電圧ｖＧｓの関数
である。ＶＧｓの２つの典型的な値が図示され、電流制
限器の論理回路は電圧ｖＧｓを２Ｖ７にバイアスしてい
る。積項と積項のアースラインとの間の実効インピーダ
ンスが変化するように、トランジスタのドレインにおけ
る電圧ＶＤは、変化する。しかしながら、トランジスタ
のドレインにおける電圧ＶＤは、センス増ス増幅器の入
力バイアスレベル、すなわちｖＴ±２５ｍＶに制限され
る。また、これによって電流ＩＤＳをある最大レベルＩ
Ｍに制限する。

制御論理回路２５０は、配列のメモリ・セルのプログラ
ムの間並びに論理回路のテストの間に、電流制限のトラ
ンジスタをオフにするために用いられる。これによって
電流制限素子に関係するメモリ・セルのノードの電圧が
変化される。

電流制限器が動作しているとき、電流制限器素子を介し
て流れる最大電流は、１個のプログラムされたセルを通
過することが許容される最大電流にほぼ等しい。電流制
限器である縦続接続のデバイスとパラレルに１６本の入
力ラインの真信号と補数信号によって駆動され、３２個
のプログラム可能なセルを有する配列に対して、任意の
与えられた時間に１６個のセルが選択される。電流制限
器を用いないとき、１個の積項にセンス増幅器を介して
流れる最大セル電流は、おそらく約０．８ｍＡに達する
。本発明の電流制限器を用いた場合、約５０から１００
マイクロアンペアの電流しか各積項に流れず、実質的に
電流値を減少させることができる。

以上、プログラム可能な論理装置における積項の電流に
生じるノイズを制限するための新しい回路について記述
した。上述の実施例は単に、本発明の原理を表わす多く
の可能な特定の実施例を示しているのにすぎない。多く
の他の変形例を、本発明の概念及び範囲から逸脱するこ
となく、当該技術分野における専門家によってそれらの
原理に従って容易に考えることができる。

［発明の効果コ 以上詳述したように、本発明によれば、セル選択素子の
うち予め決められたセル選択素子を、それに対応する積
項から分離するための分離手段を備えたので、列のスイ
ッチング雑音を積項のセンス増幅器から分離させること
ができるという利点がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すプログラム可能な論理
装置のメモリ・セルの一部の縦断面図、第２図は本発明
の好ましい実施例であるプログラム可能な論理装置のメ
モリ・セルを示す回路図、第３図は本発明の好ましい実
施例であるメモリ・セル、センス増幅器及び電流制限器
を示すプログラム可能な論理装置の積項のラインの回路
図、第４図は第３図のセンス増幅器の回路図、第５図は
第３図の電流制限器及び制御論理回路の回路図、 第６図は第３図の典型的な１個の積項に対する導通状態
のメモリ・セル、センス増幅器及び電流制限器の簡単化
された等化回路の回路図、第７図は第３図の典型的な電
流制限素子のバイアス状態を示す電流−電圧特性を示す
図、第８図は従来例の２つの代表的なメモリ・セルと入
力ラインを示す回路図である。 ■・・・ポリシリコン領域、 ２．３．４・・・Ｎ十領域、 ５・・・フローティング・ゲート、 １０．２０・・・メモリ・セル、 ＩＩ、２１　・・入力ライン、 ３０・・・積項のライン、 ３５・・・積項のアースライン、 １００．１１０，１２０，１３０・・・メモリ・セル、
１０１．１１１，１２１，１３１・・・選択トランジス
タ、 １０２．１１２，１２２，１３２・・・センス増幅器、
１０３．１１３，１２３，１３３・・・選択トランジス
タのゲート、 １０６．１１６，１２６，１３６・・・ノア・ゲート、
１１７．１２７・・・入力ライン、 １１８．１２８・・・入力ドライバ、 １４０・・・積項のライン、 １４５・・・積項のラインのアースライン、＋５０・・
・センス増幅器、 １５５・・・電流制限器、 １６０・・・シフト・レジスタ・ラッチ（ＳＲＬ）回路
のステージ、 １６１．１６２・・・トランジスタ、 １６５・・・行プルアップ回路、 １６６・・・トランジスタ、 ２０５．２０８，２１０，２１３，２１５，２１８゜２
２０．２２２，２２５，２２８，２３０・・・トランジ
スタ、 ２２１・・・インバータ、 ２５０・・・制御論理回路、 ２５５．２６０，２６２，２６６，２６８，２７０゜２
８０・・・トランジスタ。 特許出願人　ラティス・セミコンダクター・コーポレイ
ション

Claims (23)

【特許請求の範囲】
1. （１）複数の入力ラインと、 複数の積項のラインと、 各メモリ・セルが上記入力ラインと上記積項のラインの
   予め決められたラインに関係し、セルの状態に依存して
   上記入力ラインを上記積項に選択的に接続するために設
   けられ、各メモリ・セルがメモリ素子とセル選択素子を
   備えるメモリ・セルの配列と、 各検出手段が上記各積項に関係し、上記積項に関係する
   メモリ・セルのうち選択されたメモリ・セルの状態を検
   出するために用いられる複数の検出手段と、 上記セル選択素子のうち予め決められたセル選択素子を
   それに対応する積項から分離するための分離手段とを備
   え、それによってスイッチング雑音が上記検出手段から
   分離することを特徴とするプログラム可能な論理装置。
2. （２）上記各セル選択素子が各セルに関係する入力ライ
   ンの状態によって制御されることを特徴とする特許請求
   の範囲第１項記載のプログラム可能な論理装置。
3. （３）上記分離手段が上記メモリ・セルの構成を備え、
   選択素子及びメモリ素子が、上記セル選択素子とそれに
   対応する積項との間に設けられるメモリ素子と、縦続接
   続されて設けられることを特徴とする特許請求の範囲第
   ２項記載のプログラム可能な論理装置。
4. （４）上記選択手段が、対応する入力ラインの状態に依
   存して導通状態と非導通状態の間でスイッチングするト
   ランジスタ素子を備えることを特徴とする特許請求の範
   囲第３項記載のプログラム可能な論理装置。
5. （５）上記メモリ素子が導通状態と非導通状態を有し、
   上記メモリ素子が非導通状態であるとき、対応する積項
   から対応する選択素子を分離し、それによって選択手段
   がある状態からもう一つの状態にスイッチングすること
   から生じるスイッチング雑音が上記積項から分離される
   ことを特徴とする特許請求の範囲第４項記載のプログラ
   ム可能な論理装置。
6. （６）上記プログラム可能な論理装置が、積項のライン
   を流れるセルの電流量を制限するための電流制限手段を
   さらに備えたことを特徴とする特許請求の範囲第１項記
   載のプログラム可能な論理装置。
7. （７）上記プログラム可能な論理装置が、複数の積項の
   アースラインをさらに備え、各積項のアースラインがそ
   れぞれ上記積項の１個に対応し、１本の積項のラインと
   関係するメモリ・セルが上記積項のラインと上記積項の
   アースラインとの間に並列に設けられ、電流制限手段が
   複数の電流制限素子を備え、各電流制限素子が上記積項
   のアースラインとアースの対応する１つに縦続接続して
   設けられることを特徴とする特許請求の範囲第６項記載
   のプログラム可能な論理装置。
8. （８）上記各電流制限素子がソースが、アースに接続さ
   れドレインが対応する積項のアースラインに接続されゲ
   ートが制御回路に接続されるトランジスタ手段を備えた
   ことを特徴とする特許請求の範囲第７項記載のプログラ
   ム可能な論理装置。
9. （９）上記制御回路が、上記電流制限素子のゲートを予
   め決められた第１のバイアスレベルでバイアスするため
   に用いられることを特徴とする特許請求の範囲第８項記
   載のプログラム可能な論理装置。
10. （１０）上記検出手段が、検出手段における入力電圧を
    予め決められた第２のバイアスレベルに制限するための
    入力レベルバイアス手段を備え、それによって各ＭＯＳ
    形トランジスタを介して流れる最大電流が上記電流制限
    トランジスタのゲートとドレインの間の差電圧に依存し
    て予め決められたレベルに制限されることを特徴とする
    特許請求の範囲第９項記載のプログラム可能な論理装置
    。
11. （１１）上記制御回路が、上記ＭＯＳ形トランジスタの
    ゲートを上記トランジスタのソースに関するトランジス
    タの概略ターン・オンしきい値電圧でバイアスするため
    に用いられ、それによってセンス増幅器の入力が概路上
    記しきい値電圧レベルにバイアスされることを特徴とす
    る特許請求の範囲第１０項記載のプログラム可能な論理
    装置。
12. （１２）上記電流制限手段が、上記センス増幅器によっ
    て検出される電流を、１つの導通状態のメモリ・セルを
    介して検出される概略最大電流に制限するために用いら
    れることを特徴とする特許請求の範囲第６項記載のプロ
    グラム可能な論理装置。
13. （１３）各プログラム可能なメモリ・セルがセル・メモ
    リ素子と縦続接続されるセル選択手段を備えるプログラ
    ム可能なメモリ・セルの配列と関係する複数の入力ライ
    ンと、 それぞれがメモリ・セルのうち予め決められたメモリ・
    セルと関係する複数の積項のラインと、メモリ・セルの
    うち選択されたメモリ・セルの状態を検出するための上
    記各積項のラインと関係する複数の検出手段とを備えた
    プログラム可能な論理装置において、 入力ラインのスイッチング雑音を上記積項のラインから
    分離するための分離手段を備えたことを特徴とする改善
    されたプログラム可能な論理装置。
14. （１４）上記セル・メモリ素子が上記積項のラインと上
    記セル選択手段との間に縦続に接続され上記セル・メモ
    リ素子が導通状態又は非導通状態のいずれかにプログラ
    ムされる回路構成を上記分離手段が備え、それによって
    、メモリ素子が非導通状態にプログラムされるとき、セ
    ル選択手段を固定することによって生じる列スイッチン
    グ雑音が上記積項のアースラインから分離されることを
    特徴とする特許請求の範囲第１３項記載の改善されたプ
    ログラム可能な論理装置。
15. （１５）上記セル選択手段が、ゲートが上記各入力ライ
    ンによって駆動される第１のトランジスタを備え、上記
    メモリ・セルが電気的に消去可能なフローティング・ゲ
    ート形トランジスタを備え、上記第１のトランジスタの
    ドレインが上記フローティング・ゲート形トランジスタ
    のソースに接続され、上記フローティング・ゲート形ト
    ランジスタのドレインが上記各積項に接続されることを
    特徴とする特許請求の範囲第１４項記載の改善されたプ
    ログラム可能な論理装置。
16. （１６）上記改善されたプログラム可能な論理装置が、
    さらに上記各積項のラインに対応する複数の積項のアー
    スラインを備え、上記第１のトランジスタ手段のソース
    が対応する積項のアースラインに接続されることを特徴
    とする特許請求の範囲第１５項記載の改善されたプログ
    ラム可能な論理装置。
17. （１７）上記改善されたプログラム可能な論理装置がさ
    らに、各積項の電流を制限するための電流制限手段を備
    えたことを特徴とする特許請求の範囲第１６項記載の改
    善されたプログラム可能な論理装置。
18. （１８）複数の入力ラインと、 複数の積項と、 各プログラム可能なメモリ・セルが導通状態及び非導通
    状態を有し、各入力ラインがそれに対応する積項にプロ
    グラム可能に接続するように、上記入力ライン及び上記
    積項のそれぞれと関係するプログラム可能なメモリ・セ
    ルの配列と、 上記各積項の状態を検出するための高速で電流検出し電
    圧が安定化されたセンス増幅器と、上記各積項を介して
    ある予め決められた最大レベルで検出されるセル電流を
    制限するための電流制限器手段とを備えたことを特徴と
    するプログラム可能な論理装置。
19. （１９）上記電流制限手段が、制御論理回路及び、各上
    記積項のラインのための、上記論理回路によって制御さ
    れる複数の電流制限素子を備えたことを特徴とする特許
    請求の範囲第１８項記載のプログラム可能な論理装置。
20. （２０）上記プログラム可能な論理装置が、さらに各上
    記積項のための複数の積項を備え、各上記積項と関係す
    る上記メモリ・セルが上記積項と上記各積項のアースと
    の間に並列に接続され、上記各電流制限素子が上記積項
    のアースラインがアースに選択的に接続されることを特
    徴とする特許請求の範囲第１９項記載のプログラム可能
    な論理装置。
21. （２１）上記制御論理回路が、上記積項のアースライン
    をアースから切り離すために上記電流制限器素子を選択
    的に制御するために用いられることを特徴とする特許請
    求の範囲第２０項記載のプログラム可能な論理装置。
22. （２２）上記電流制限器素子がそれぞれ、ドレインが上
    記対応する積項のアースラインに接続され、ソースがア
    ースに接続され、ゲートが上記制御論理回路によって駆
    動されるトランジスタを備えたことを特徴とする特許請
    求の範囲第２０項記載のプログラム可能な論理装置。
23. （２３）上記制御論理回路が、上記トランジスタ手段の
    ゲートを第１の電圧レベルにバイアスするために用いら
    れ、それによってトランジスタを介して最大電流を制限
    することを特徴とする特許請求の範囲第２２項記載のプ
    ログラム可能な論理装置。