DE69024332T2

DE69024332T2 - Nichtflüchtige Halbleiterspeicheranordnung

Info

Publication number: DE69024332T2
Application number: DE69024332T
Authority: DE
Inventors: Teruhiro Harada
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 1989-11-02
Filing date: 1990-10-30
Publication date: 1996-08-14
Anticipated expiration: 2010-10-31
Also published as: EP0426417A2; DE69024332D1; JP2790495B2; KR0184635B1; EP0426417A3; US5117392A; EP0426417B1; KR910010524A; JPH03147596A

Description

Die vorliegende Erfindung bezieht sich auf eine nicht-flüchtige Speichereinrichtung, und insbesondere auf eine Datenleseschaltung für diese.
Ein in der Technik bekanntes EPROM (elektrisch programmierbarer Nur-Lesespeicher), das nur zum Lesen verwendet wird und Silizium-Gates aufweist, ist eine Matrix aus Speicherzellen des NOR-Typs, wie sie z.B. in der japanischen Patentanmeldung Kokai Veröffentlichungs-Nr. 40698/1987 gezeigt wird.
Figur 2 zeigt ein Schaltbild einer nicht-flüchtigen Speichereinrichtung dieses Typs. In der Zeichnung sind 1 ein Spaltendecoder, 2 ein Zeilendecoder, 3 ist ein Leseverstärker, Tc0, Tc1, ... Tcn sind Spaltenauswahltransistoren (nachfolgend als Y- Gates bezeichnet), und Q&sub0;&sub0;, Q&sub0;&sub1;,... Qmn sind Speicherzellen, die einen Transistor aufweisen. Y&sub0; bis Yn sind Y-Gate-Auswahlsignale, X&sub0; bis Xm sind Wortleitungen, um die Ausgangssignale des Zeilendecoders 2 als Auswahlsignale an die Speichergates zu liefern.
Bei der obigen nicht-flüchtigen Speichereinrichtung aktiviert die Spaltendecoderschaltung 1 eines der Y-Gate-Auswahlsignale Y&sub0; bis Yn, um dadurch eine der Bitleitungen b&sub0; bis bn auszuwählen, und der Zeilendecoder 2 wählt eine der Wortleitungen X&sub0; bis Xm aus. Auf diese Weise wird eine Speicherzelle an dem Schnittpunkt ausgewählt und der Leseverstärker wandelt den Strom der Speicherzelle in eine Spannung um und verstärkt diese. Dadurch wird das Lesen erreicht.
Bei der oben beschriebenen Einrichtung nach dem Stand der Technik sind jedoch die Source-Elektroden mit einer gemeinsamen Masseleitung (GND-Leitung) verbunden, so daß wenn eine der Wortleitungen X&sub0; bis Xm zum Zeitpunkt des Datenlesens ausgewählt wird, die elektrischen Ladungen der nicht ausgewählten Bitleitungen über die nicht ausgewählten Speicherzellen, die mit der ausgewählten Wortleitung verbunden sind, an die gemeinsame Masseleitung abgeleitet werden und die Potentiale der nicht ausgewählten Bitleitungen werden auf das GND- Potential gebracht. Wenn die Daten in den Speicherzellen durch Schalten der Y- Gates gelesen werden: müssen die Bitleitungen, die sich auf dem GND-Potential befinden zuerst auf einen Pegel nahe dem Abtastpotential von 1,3 V aufgeladen werdenv bevor der Abtaststrom erfaßt wird. Somit wird eine normale Leseoperation nicht sofort erzielt, und das Lesen benötigt Zeit.
Darüberhinaus verzögert bei dieser Einrichtung die an den Bitleitungen auftretende Spannungsamplitude aufgrund des EIN-Widerstands des Y-Gates im EIN-Zustand und des Spannungsabfalls aufgrund des Speicherzellenstroms das Datenlesen. D.h. der EIN-Widerstand des Y-Gate's ist normalerweise in der Größerordnung von 1 kΩ, und die Stromamplitude ist, abhängig von den Daten in der Speicherzelle, 0 bis 60 µA, so daß die Spannungsamplitude von etwa 60 mV an der Bitleitung auftritt. Wird die Spannungsamplitude größer, so wird die zum Laden und Entladen der parasitären Kapazität benötigte Zeit länger. Als Folge davon wird das Datenlesen verzögert. Dieses Problem könnte als gelöst betrachtet werden, wenn der Widerstand des Y-Gate's im eingeschalteten Zustand (EIN-Widerstand) reduziert wird. Mit einem niedrigeren EIN-Widerstand des Y-Gate's ist jedoch die Belastung für den Spaltendecoder größer und die Ansteigzeit und Abfallzeit des Spaltendecoder-Ausgangs sind länger und der Betrieb ist nicht schnell.
Es wird auch Bezug genommen auf US-A-4366555, welche den Oberbegriff von Anspruch 1 bildet und illustriert, daß es bekannt ist, in einem elektrisch löschbaren programmierbaren Nur-Lesespeicher von ähnlichem Schaltungsaufbau zum Lesen eine Konstantspannungs-/Stromerfassungseinrichtung zu verwenden, um über die Datenleitung eine konstante Spannung an die Drains der Halbleiterspeicherzellen anzulegen und um den Strom zu erfassen, der nötig ist, um die Datenleitung auf der konstanten Spannung zu halten.
Die vorliegenden Erfindung ist gekennzeichnet durch die Ausführungen im zweiten Teil des Anspruchs 1. Der Spaltendecoder legt an die ausgewählte Bitleitung ein Auswahisignal an, welches sich auf einer ersten Spannung befindet, und legt an die nicht ausgewählten Bitleitungen ein Nicht-Auswahlsignal an, welches sich auf einer konstanten Spannung unterschiedlich zur ersten Spannung befindet, wobei die konstante Spannung nahe einer Abtastspannung liegt, bei der die Konstantspannungs-/Stromerfassungsvorrichtung den durch die Speicherzelle fließenden Strom erfaßt.
Dementsprechend ist das Aufladen der Bitleitung von dem GND-Potential auf einen Pegel nahe der Abtastspannung zur Zeit des Schaltens der Bitleitung nicht länger erforderlich. Darüberhinaus kann die Verzögerung aufgrund des EIN- Widerstands des Spaltenauswahltransistors wesentlich reduziert werden, so daß die Geschwindigkeit der Datenleseoperation vergrößert werden kann.
Um ein vollständigeres Verständnis der Erfindung zu ermöglichen, wird auf die beiliegenden Zeichnungen Bezug genommen, bei denen:
Fig. 1 ein Schaltbild darstellt, das ein Ausführungsbeispiel einer nicht-flüchtigen Halbleiterspeicher-Einrichtung gemäß der Erfindung zeigt,
Fig. 2 ein Schaltbild eines EPROM des Stands der Technik darstellt,
Fig. 3 ein Schaltbild einer Konstantspannungs-Stromerfassungsschaltung darstellt,
Fig. 4 ein Schaltbild zeigt, das einen Signal-Ausgangsschaltungsbereich des Spaltendecoders darstellt,
Fig. 5 ein Signalverlaufsdiagramm darstellt, das die Arbeitsweise des vorliegenden Ausführungsbeispiels zeigt.
Bezugnehmend auf Fig. list 10 eine Speichermatrix mit m Zeilen und n Spalten. Die Speichermatrix 10 umfaßt Speicherzellen Q&sub0;&sub0; bis Qm7, Q&sub0;&sub8; bis Qmn, die alle einen MOS-FET mit schwebendem Gate und Lawineninjektionv einem Steuergate, einer Source, und einer Drain aufweisen. Die Speichermatrix umfaßt ferner Wortleitungen X&sub0; bis Xm, Bitleitungen b&sub0; bis b&sub7;, b&sub8; und bn, und Datenleitungen DL0 und DL1. Die Speicherzellen Q&sub0;&sub0; bis Qm7, Q&sub0;&sub8; bis Qmn weisen alle eine Source S, eine Drain D, ein schwebendes Gate FG und ein Steuergate CG auf, wie mit Bezug auf Qmn in der Zeichnung dargestellt. Die Source S der Speicherzelle Qmn ist mit der Bitleitung bn verbunden, die Drain D ist mit der Datenleitung DL1 verbunden, und das Steuergate CG ist mit der Wortleitung Xm verbunden. Die Verbindung anderer Speicherzellen ist ähnlich. Die Daten in der Speicherzelle werden anhand der Anwesenheit oder Abwesenheit von überschüssigen Elektronen in dem schwebenden Gate der Speicherzelle bestimmt.
Während des tatsächlichen Lesens von Daten aus den Speicherzellen wird die Steuergatespannung auf VCC (5 V) gesetzt und die Sourcespannung wird auf das GND-Potential (0 V) gesetzt, und die Drain wird auf ein positives Potential von ungefähr 1,3 V gelegt. Wenn keine überschüssigen Elektronen in dem schwebenden Gate vorhanden sind, fließt ein Strom von etwa 60 µA durch den Drain-Source- Kreis. Sind überschüssige Elektronen in dem schwebenden Gate vorhanden, so wird der Strom durch den Drain-Source-Kreis unterdrückt, so daß er nicht mehr als 20 µ A beträgt. Durch Erfassen des Stroms können die Daten gelesen werden. Das an die Drain angelegte positive Potential beträgt etwa 1,3 V und ist so gestimmt, daß es ausreichend kleiner 3, 2 V ist, unter Berücksichtigung der Tatsache der Energieniveaudifferenz von 3,2 eV zwischen dem Leitungsband von Silizium und dem Leitungsband des Qxidfilms, so daß nicht die Injektion von Elektronen in das schwebende Gate aufgrund des Stroms durch den Source-Drain-Kreis während des Datenlesens hervorgerufen wird. Die an die Wortleitung angelegte Spannung ist im nicht ausgewählten Zustand das GND-Potential und im ausgewählten Zustand VCC.
Die Speichermatrix 10 des vorliegenden Ausführungsbeispiels besteht aus einem ersten und einem zweiten Block 10a und 10b. Der erste Block 10a umfaßt die Datenleitung DL0, die Bitleitungen b&sub0; bis b&sub7; und die Speicherzellen Q&sub0;&sub0; bis Qm7, deren Drains mit der Datenleitung DL0 und deren Sources mit den Bitleitungen b&sub0; bis b&sub7; verbunden sind. Der zweite Block 10b umfaßt die Datenleitungen DL1, die Bitleitungen b&sub8; bis bn und die Speicherzellen Q&sub0;&sub8; bis Qmn, deren Drains mit der Datenleitung DL1 und deren Sources mit den Bitleitungen b&sub8; bis bn verbunden sind. Nur einer der Blöcke wird ausgewählt, und Daten in einer Speicherzelle in dem ausgewählten Block werden gelesen.
Die Datenleitung ist auf einer vordefinierten konstanten Spannung von etwa 1,3 V fixiert. Die Bitleitung in dem ausgewählten Block ist, wenn sie nicht ausgewählt ist auf der konstanten Spannung fixiert, und liegt auf dem GND-Potential, wenn sie ausgewählt ist. Die Bitleitung in dem nicht ausgewählten Block ist auf eine beliebige Spannung zwischen der konstanten Spannung und dem GND-Potential gelegt.
Eine Spaltenauswahlschaltung 20 ist für den ersten Block 10a der Speichermatrix 10 vorgesehen. Die Spaltenauswahlschaltung 20 umfaßt die Bitleitungen b&sub0; bis b&sub7;, Signalleitungen, die sich in Richtung der Zeilen in der Speichermatrix 10 erstrekken und das Spaltenauswahlsignal Y&sub0; bis Y&sub7; an die Bitleitungen b&sub0; bis b&sub7; übertragen, und NMOS-Transistoren T&sub0; bis T&sub7;, die mit den Bitleitungen b&sub0; bis b&sub7; in Serie geschaltet sind. Die Gates der NMQS-Transistoren T&sub0; bis T&sub7; sind alle gemeinsam mit einer Block-Auswahlsignalleitung verbunden. Wenn das GND-Potential als ein Nicht-Auswahlsignal an den Ausgang Z&sub0; des Block-Decoders 64 angelegt wird, werden die MOS-Transistoren T&sub0; bis T&sub7; ausgeschaltet und die Bitleitungen b&sub0; bis b&sub7; und die Spaltenauswahlsignale Y&sub0; bis Y&sub7; werden elektrisch voneinander getrennt.
Eine Spaltenauswahlschaltung 30 ist für den zweiten Block 10b der Speichermatrix 10 vorgesehen. Die Spaltenauswahlschaltung 30 umfaßt die Bitleitungen b&sub8; bis bn, Signalleitungen, zum Übertragen der Spaltenauswahlsignale Y&sub1;0 bis Y&sub7; an die Bitleitungen b&sub8; bis bn und NMOS-Transistoren T&sub8; bis Tn. Die Gates der NMOS-Transistoren T&sub8; bis Tn sind alle gemeinsam mit der Block-Auswahlsignalleitung verbunden.
Eine Strom-Spannungs-Wandlerschaltung(Stromerfassungseinrichtung) 40 ist vorgesehen, um den durch die Datenleitung fließenden Strom in eine Spannung umzuwandeln. Die Strom-Spannungs-Wandlerschaltung 40 umfaßt eine Konstantspannungs-/Stromerfassungsschaltung 46, einen schaltenden NMOS-Transistor Ta0, und einen NMOS-Transistor Tb0 zur Spannungsübertragung. Die Strom-Spannungs-Wandlerschaltung 40 wandelt den Strom in eine Spannung um, um die Stromstärke zu erfassen, und arbeitet auch als eine konstantspannungsquelle, um eine konstante Spannung an die Datenleitung DL0 anzulegen. D.h. wenn der erste Block 10a ausgewählt wird, legt die Strom-Spannungs-Wandlerschaltung 40 eine Spannung an, um die ausgewählte Datenleitung DL0 auf der konstanten Spannung zu halten, und erfaßt den Strom, der von der Datenleitung durch die Speicherzelle zu der Bitleitung (die ausgewählte Bitleitung liegt auf dem GND-Potential, während die nicht-ausgewählten Bitleitungen auf dem konstanten Potential liegen), und wandelt die Stromstärke in einen Spannungswert um und überträgt ihn auf die gemeinsame Datenleitung 80.
Die interne Funktion der Strom-Spannungs-Wandlerschaltung 40 ist folgende: die Konstantspannungs-/Stromerfassungsschaltung 46 nimmt die konstante Spannung von der Referenzspannungserzeugungsschaltung 70 auf und arbeitet so, daß sie die Datenleitung DL0 auf einer konstanten Spannung hält. Sie versorgt die Datenleitung DL0 mit einem Strom, dessen Stärke identisch der Stärke des Stroms ist, der von der Datenleitung zu der ausgewählten Speicherzelle fließt und wandelt die Stromstärke in eine Spannungsstärke um und gibt sie über die Ausgangsklemme 45 aus. Die NMOS-Transistoren Ta0, Tb0 sind seriell zwischen die Versorgungsspannungsklemme Vcc und die gemeinsame Datenleitung 80 geschaltet, das Gate des NMOS-Transistors Ta0 ist mit dem Block-Auswahlsignal Z&sub0; verbunden und das Gate des NMOS-Transistors Tb0 ist mit der Ausgangsklemme 45 der Konstantspannungsdstromerfassungsschaltung 46 verbunden.
Wenn der erste Block 10a ausgewählt ist und der NMOS-Transistor Ta0 leitend ist, wird eine Spannung, die dem Spannungsausgangssignal an der Ausgangsklemme 45 entspricht, an die gemeinsame Datenleitung 80 übertragen. Wenn der NMOS- Transistor Ta0 nicht leitend ist, so beeinflußt die Spannung an der Ausgangsklemme 45 nicht die gemeinsame Datenleitung 80. Die gemeinsame Datenleitung leitet einen Strom an die GND-Klemme über eine nicht gezeigte Schaltung ab.
Eine Strom-Spannungs-Wandlerschaltung 50 ist vorgesehen, um den zu der Datenleitung fließenden Strom in eine Spannung umzuwandeln. Diese Strom- Spannungs-Wandlerschaltung 50 umfaßt eine Konstantspannungs- /Stromerfassungsschaltung 56, einen schaltenden NMOS-Transistor Ta1, und einen spannungsübertragenden NMOS-Transistor Tb1. Diese Strom-Spannungs- Wandlerschaltung 50 wandelt zur Erfassung der Stromstärke den Strom in die Spannung um und arbeitet auch als eine Konstantspannungseinrichtung, welche eine konstante Spannung an die Datenleitung DL1 anlegt. Die Strom-Spannungs- Wandlerschaltung 50 ist ähnlich der Strom-Spannungs-Wandlerschaltung 40, und ihre Funktion ist identisch der der Strom-Spannungs-Wandlerschaltung 40. Die gemeinsame Datenleitung 80 ist mit einem Leseverstärker 81 verbunden, und die Eingangsspannung wird verstärkt, um die gleiche Amplitude wie die logischen Signale in der integrierten Schaltung aufzuweisen.
Ein Zeilendecoder 60 empfängt ein Zeilenadressensignal und wählt eine der Wortleitungen X&sub0; bis Xn aus und legt ein Spannung VCC an die ausgewählte Wortleitung an.
Ein Spaltendecoder 62 empfängt das Spaltenadressensignal und ein konstante Spannung und gibt eine konstante Spannung an die nicht ausgewählten Bitleitungen aus und das GND-Potential an eine ausgewählte der Bitleitungen aus.
Eine Referenzspannungs-Erzeugungsschaltung 70 gibt eine Referenzspannung (konstante Spannung) an der Ausgangsklemme 72 aus. Die Referenzspannungs- Erzeugungsschaltung 70 ist so gestaltet, daß der Wert der Ausgangsspannung nicht schwankt, selbst wenn Rauschen in der Versorgungsspannung auftritt. Die mit der Ausgangsklemme 72 verbundene Verdrahtungsleitung ist vorzugsweise durch andere Verdrahtungsleitungen abgeschirmt, um den Einfluß von Rauschen von außen zu verhindern, und aufgrund von Potentialschwankungen in anderen Verdrahtungsleitungen in der integrierten Schaltung. Z.B. können im Fall von Polysilizium-Verdrahtungsleitungen eine Aluminiumschicht und das Substrat als Abschirmung verwendet werden.
Der Grund warum die Referenzspannungs-Erzeugungsschaltung 70 zur Erzeugung der Bitleitungsspannung durch den Spaltendecoder 62 und der Datenleitungsspannung durch die Konstantspannungs-/Stromerfassungsschaltung 46 verwendet wird, ist, um zu verhindern, daß die konstanten Spannungen an den Bitleitungen und den Datenleitungen ungleich werden, aufgrund von Schwankungen in den Transistoreigenschaften, die auftreten können, wenn getrennt Konstantspannungserzeugungstransistoren für die Datenleitungen und die Bitleitungen in der integrierten Schaltung vorgesehen werden. Durch Verwendung der Referenzspannungs-Erzeugungsschaltung 70 liegen alle Bitleitungen außer der ausgewählten Bitleitung und alle Datenleitungen in dem ausgewählten Block auf der gleichen Spannung. Die Source und die Drain aller nicht ausgewählten Speicherzellen in dem ausgewählten Block werden die gleiche Spannung aufweisen, und Leckströme durch nicht ausgewählte Bitleitungen können verhindert werden.
Fig. 3 stellt ein Schaltbild dar, das ein Beispiel der Konstantspannungs- /Stromerfassungsschaltung 46 zeigt. In der Figur ist 100 ein Differenzverstärker, welcher PMOS-Transistoren 104 und 106 und NMOS-Transistoren 114, 116 und 118 umfaßt. Der Referenzspannungseingang ist mit der Ausgangsklemme 72 der Referenzspannungs-Erzeugungsschaltung 70 verbunden, während die Datenleitung DL0 mit der Stromeingangsklemme 44 verbunden ist, und ihr invertiertes Ausgangssignal an dem Knoten 94 erzeugt wird.
Die Source des NMOS-Transistors 118 ist mit Erde (GND), das Gate ist mit Klemme 72 und die Drain ist mit den Sources der NMOS-Transistoren 114 und 116 verbunden. Das Gate des NMOS-Transistors 116 ist mit der Ausgangsklemme 72 verbunden, und seine Drain ist mit dem Gate und der Drain des PMOS-Transistors 106 verbunden. Die Spannung Vcc wird an die Source des PMOS-Transistors 106 angelegt. Die Spannung VCC wird an die Source des PMOS-Transistors 104 angelegt. Das Gate des PMOS-Transistors 104 ist mit dem Gate und der Drain des PMOS-Transistors 106 verbunden. Die Drain des PMOS-Transistors 104 ist mit der Drain des NMOS-Transistors 114 verbunden. Das Gate des NMOS-Transistors 114 ist mit der Daten leitung DL0 verbunden, und seine Drain ist mit dem Knotenpunkt 94 verbunden.
Ein PMOS-Transistor 102 ist zum Umwandeln des Stroms in eine Spannung vorgesehen, und die Spannung VCC wird an seine Source angelegt. Die Drain des PMOS-Transistor 102 ist mit der Drain eines NMOS-Transistor 112 und der Spannungsausgangsklemme 45 verbunden. Das Gate des PMOS-Transistor 102 ist mit der Klemme 90 verbunden. Das Gate des NMOS-Transistor 112 ist mit dem Knoten 94 des Differenzverstärkers 100 verbunden, seine Source ist mit der Datenleitung DL0 verbunden, und der NMOS-Transistor 112 steuert die Versorgungstromstärke, um die konstante Spannung auf der Datenleitung DL0 aufrechtzuerhalten.
Der Betrieb von Fig. 3 wird nun beschrieben.
Der Differenzverstärker 100 vergleicht die Spannung auf der Datenleitung DL0 mit der Referenzspannung an dem Knotenpunkt 72 und gibt die Inversion des Ausgangswerts auf der Datenleitung DL0 über den Knotenpunkt 94 an das Gate des NMOS-Transistor 112. Somit wird durch die Transistoren 114, 112 und 104 eine negative Rückkopplung erzeugt. Die Datenleitung DL0 wird dadurch so gesteuert, daß sie denselben Wert wie die Referenzspannung an der Ausgangsklemme 72 aufweist. Die Datenleitung DL0 weist einen Strompfad über die Speicherzelle nur zu der Bitleitung des GND-Potentials auf, somit ist es erforderlich, daß die Stromversorgung nur durch die Spannung VCC erzeugt wird. Der gesamte durch den NMOS- Transistor 112 fließende Strom fließt durch den PMOS-Transistor 102. Der Widerstand des PMOS-Transistor 102 kann in Abhängigkeit von der Kanalbreite, der Kanallänge und der von der Klemme 90 gegebenen Gate-Spannung beliebig festgelegt werden. Auf der Basis dieses Widerstands und des durch den NMOS-Transistor 112 fließenden Stroms wird die Spannungsdifferenz zwischen der Spannung der Ausgangsklemme 45 und der Spannung VCC, d. h. die Ausgangsamplitude bestimmt.
Fig. 4 ist ein Schaltplan, der eine Signalausgangsschaltung des Spaltendecoders 62 zeigt. Die in Fig. 4 gezeigte Schaltung ist für jedes der Spaltenauswahlsignale Y&sub0; bis Y&sub7; vorgesehen. Diese Schaltung hat einen ähnlichen Aufbau wie die aus Fig. 3, und ähnliche Teile sind mit identischen Bezugsziffern versehen.
Ein Differenzverstärker 100 nimmt von dem Knotenpunkt 72 eine Referenzspannung auf, gibt an einer Klemme 22 eine Spannung aus und gibt an einem Knotenpunkt 94 deren Inversion aus. Die NMOS-Transistoren 112 und 130 sind zwischen der VCC-Spannungsklemme und der Ausgangsklemme 22 in Serie geschaltet, das Gate des NMOS-Transistors112 ist mit dem Knotenpunkt 94 verbunden, und das Gate des NMOS-Transistor 130 ist mit einer Klemme 96 verbunden. Die Drain eines NMOS-Transistor 132 ist mit der Ausgangsklemme 22 verbunden, seine Source ist mit der GND-Klemme, und sein Gate ist mit einer Klemme 98 verbunden. Die in Fig. 4 gezeigte Schaltung ist für jede der Leitungen der Spaltenauswahlsignale Y&sub0; bis Y&sub7; vorgesehen. An den Klemmen 96 und 98 liegt ein entsprechendes Paar von komplementären Signalen an, wobei jedes Paar aus der Spannung VCC und dem GND-Potential von einem logischen Decodierbereich (nicht gezeigt) besteht. Die Klemme 22 ist mit der entsprechenden der Leitungen für die Spaltenauswahlsignale Y&sub0; bis Y&sub7; verbunden.
Der Betrieb des Spaltendecoders 62 wird unter Bezugnahme auf Fig. 4 erläutert.
Der Betrieb zur Ausgabe einer konstanten Spannung an die Ausgangsklemme 22 ist identisch zu dem der Schaltung aus Fig. 3. Durch Verwendung einer Schaltung ähnlich der in Fig. 3 gezeigten ist es möglich, Ungleichmäßigkeiten der Spannun gen auf der Datenleitung und den Bitleitungen aufgrund von Herstellungsvariationen in den MOS-Transistoreigenschaften zu eliminieren. Die Unterschiede zu Fig. 3 bestehen darin, daß der PMOS-Transistor 102 zur Stromfeststellung nicht vorgesehen ist, und das die NMOS-Transistoren 30 und 132 hinzugefügt sind. Bei diesem Aufbau kann aufgrund der NMOS-Transistoren 130 und 132 die Ausgangsklemme zwei Werte, die GND-Spannung und die konstante Spannung annehmen.
Fig. 5 ist ein Spannungs-Signalform-Diagramm, das den Betrieb der Schaltung des vorliegenden Ausführungsbeispiels zeigt. In der Zeichnung ist die horizontale Achse die Zeitachse, die gleichmäßig in Datenlesezyklen A, B und C unterteilt ist. In dem Datenlesezyklus A werden Daten aus der Speicherzelle Q&sub0;&sub0; gelesen, in dem Datenlesezyklus B aus der Speichezelle Q&sub0;&sub1;, und in dem Datenlesezyklus C aus der Speicherzelle Q&sub0;&sub8;. Es wird angenommen, daß nur das schwebende Gate der Speicherzelle Q&sub0;&sub1; mit überschüssigen Elektronen injiziert ist, so daß selbst wenn die VCC -Spannung an das Steuergate angelegt wird, kein Strom durch den Drain- Source-Kreis fließt.
In dem Datenlesezyklus A wird durch die Funktionen des Spaltendecoders 60 die Wortleitungen X&sub0; auf VCC gesetzt, die Wortleitung X&sub2; auf die GND-Spannung gesetzt, und durch die Funktion des Spaltendecoders 62 wird nur der Ausgang Y&sub0; auf die GND-Spannung gesetzt und andere Spaltenauswahlsignale werden auf der konstanten Spannung gehalten. Durch die Funktion des Blockdecoders 64 wird der Ausgang Z&sub0; auf die Spannung VCC gesetzt und der Ausgang Z&sub1; wird auf die GND- Spannung gesetzt, um den ersten Block 10a auszuwählen. Dann werden die Transistoren T&sub0; bis T&sub7; eingeschaltet und die Transistoren T&sub8; bis Tn werden ausgeschaltet. Die Signale Y&sub0; bis Y&sub7; werden auf die Bitleitungen b&sub0; bis b&sub7; übertragen, so daß die Bitleitungen b&sub0; sich auf der GND-Spannung befinden, während die Bitleitungen b&sub2; bis b&sub7; sich auf der konstanten Spannung befinden. Die Datenleitungen DL0 werden auch mit der konstanten Spannung versorgt, und weil die Source- Spannung und die Drain-Spannung der Speicherzellen Q&sub0;&sub1; bis Q&sub0;&sub7;, die mit der ausgewählten Wortleitung X&sub0; verbunden und von der ausgewählten Speicherzelle Q&sub0;&sub0;, verschieden sind, beide auf der konstanten Spannung sind, fließt kein Strom durch ihre Drain-Source-Kreise. Der Strom, der durch die Speicherzelle Q&sub0;&sub0; fließt, wird über die Datenleitung DL0 von der Konstantspannungs-/Stromfeststellungsschaltung 46 geliefert. Dieser Strom wird in eine Spannung umgewandelt und erscheint an der Ausgangsklemme 45. Der MOS-Transistor Ta0, der mit der an dem Gate angelegten VCC-Spannung eingeschaltet ist, gibt über den Transistor Tb0 an die gemeinsame Datenleitung 80 einen Strom aus, der der durch die Umwandlung erhaltenen Spannung entspricht, und die Spannung an der gemeinsamen Datenleitung 80 wird variiert.
Der Ausgang Z&sub1; des Blockdecoders 64 befindet sich auf dem GND-Potential, so daß der NMOS-Transistor Tb1 ausgeschaltet ist, und die Spannung an der Ausgangsklemme 55 der Konstantspannungs-/Stromfeststellungsschaltung 56 beeinflußt nicht den Ausgang auf der gemeinsamen Datenleitung 80.
Da die NMOS-Transistoren T&sub8; bis Tn ausgeschaltet sind, verfügen die Bitleitungen b&sub8; bis bn des zweiten Blocks 10b, der nicht ausgewählt ist, über Mittel zum Steuern der Spannung, aber sie befinden sich auf einer Spannung nicht niedriger als das GND-Potential und nicht höher als die konstante Spannung. Dementsprechend fließt ein Strom durch die Datenleitung DL1, und selbst wenn ein Strom von der Stromfeststellungsschaltung 56 fließt, wird die Spannung an der gemeinsamen Datenleitung 80 nicht beeinflußt, da der NMOS-Transistor Tai ausgeschaltet ist.
Beim Eintritt in den Datenlesezyklus B setzt der Spaltendecoder 62 seinen Ausgang Y&sub0; auf die konstante Spannung und setzt nur seinen Ausgang Y&sub1; auf das GND-Potential. Da die Nmosjransistoren T&sub0; bis T&sub7; aufgrund dessen, daß das Gate-Eingangssignal Z&sub0; sich auf den VCC-Potential befindet, eingeschaltet sind, wird die Bitleitung b&sub0; auf die konstante Spannung gebracht und die Bitleitung b&sub1; wird auf das GND-Potential gebracht. Überschüssige Ladungen werden vollständig in das schwebende Gate der Speicherzelle Q&sub0;&sub1; injiziert und kein Strom fließt durch ihren Drain- und Source-Kreis, selbst wenn sie ausgewählt wird. Wenn die Bitleitung b&sub0; auf die konstante Spannung gebracht wird, erlaubt die Speicherzelle Q&sub0;&sub0;, die in dem Lesezyklus A ausgewählt war, nicht länger den Fluß eines Stromes, so daß die Konstantspannungs-/Stromfeststellungsschaltung 40 die Reduktion des Stroms der Speicherzelle Q&sub0;&sub0; in eine Spannungsstärke umwandelt und sie an die gemeinsame Datenleitung 80 weitergibt.
In dem Datenlesezyklus C wird, verglichen mit dem Zyklus B, der Ausgang Y&sub0; des Spaltendecoders 62 zum GND-Potential hin geändert, der Ausgang Y&sub1; wird zu der konstanten Spannung geändert, der Ausgang Z&sub1; wird zu dem VCC-Potential geändert. Entsprechend wird die Bitleitung b&sub8; auf GND-Potential gebracht und die Bitleitungen b&sub9; bis bn werden auf die konstante Spannung gebracht, und die Spannung, die dem Strom entspricht, der durch den Drain-Source-Kreis der Speicherzelle Q&sub0;&sub8; fließt, wird an die gemeinsame Datenleitung 80 ausgegeben.
Im Gegensatz zum Beispiel des Stands der Technik von Fig. 2, bei dem die Source der Speicherzelle auf das GND-Potential gesetzt ist und die Drain als die Datenleitung verwendet wird, wird, wie beschrieben wurde, gemäß dem vorliegenden Ausführungsbeispiel die Source der Speicherzelle als die Bitleitung verwendet und die Drain wird als die Datenleitung verwendet und mit der Konstantspannungs- /Stromfeststellungsschaltung 46 verbunden, und die Bitleitung wird selektiv auf das GND-Potential gebracht, um Daten zu lesen. Entsprechend ist es nicht nötig zum Zeitpunkt des Schaltens der Bitleitung die Kapazität der Bitleitung von dem GND- Potential auf die Nähe des Meßpotentials aufzuladen, was bei dem Beispiel gemäß dem Stand der Technik nötig war. Darüberhinaus entfällt die Verzögerung aufgrund des EIN-Widerstands des Spaltenauswahltransistors, welche dem Beispiel gemäß dem Stand der Technik innewohnte, und die Geschwindigkeit der Datenleseoperation wird erhöht.
Bei der Beschreibung des Betriebs des Ausführungsbeispiels wurde angenommen daß es keine Potentialdifferenz zwischen der Datenleitung und der nicht ausgewählten Bitleitung gibt. Tatsächlich könnte aber eine winzige Differenz bestehen. Dies liegt an dem parasitären Widerstand, welcher vorliegt, da die Wortleitung und die sich zu ihr parallel erstreckende Datenleitung aus einer n&spplus;-Diffusionsschicht gebildet sind. Z.B. umfaßt der erste Block 20 acht Bitleitungen, die aus Aluminiumleitern gebildet sind, wenn die Aluminlumleitung in dem Zentrum des Blocks angeordnet ist (vier Aluminiumleitungen auf jeder Seite), besteht ein Widerstand von etwa 800 Ω zwischen der Drain der Speicherzelle an dem Ende und der Datenleitung. Da der durch die Speicherzelle fließende Strom etwa 60 µ A beträgt, tritt eine Potentialdifferenz von bis zu 50 mV zwischen der Drain und der Source der drei nicht ausgewählten Speicherzellen auf, die mit der ausgewählten Wortleitung verbunden sind, und die auf derselben Seite der ausgewählten Bitleitung bezüglich der Aluminiumdatenleitung angeordnet sind. Jedoch, selbst wenn die Potentialdifferenz zwischen der Drain und der Source aller der drei Speicherzellen etwa 50mV beträgt, ist die Potentialdifferenz zwischen der Drain und der Source der ausgewählten Speicherzelle 1,3 V, somit ist der Leckstrom weniger als 1/10 des Stroms der durch die ausgewählte Speicherzelle fließt, und es besteht fast keine Auswirkung auf die Leseoperation. Darüberhinaus ist das Potential auf der Datenleitung, die als Source der nicht ausgewählten Speicherzelle fungiert, 1,3 V, was höher ist als das GND-Potential, somit ist aufgrund der Erhöhung der Schwelle der nicht ausgewählten Zelle aufgrund des Body-Effekts (Sperrvorspannungseffekt) der Leckstrom geringer als oben beschrieben.
Überdies ist bezüglich der Geschwindigkeit des Datenlesens die Zeitkonstante, welche die Übergangszeit representiert, im vorliegenden Ausführungsbeispiel verglichen mit dem System gemäß dem Stand der Technik folgendermaßen gegeben:
Es wird angenommen, daß Datenleitungen gegeben sind, eine für jeweils acht Bitleitungen, um den ersten Block loa zu bilden. Es wird angenommen, daß der EIN- Widerstand des Bitleitungsauswahl-MOS-Transistors des Systems gemäß dem Stand der Technik 1 kΩ ist. Die Kapazität der Bitleitungen ist 2 pF je Leitung. Die Zeitkonstante im System gemäß dem Stand der Technik ist deshalb 2 ms. Die Spannungsamplitude aufgrund des Vorhandenseins oder Nicht-Vorhandenseins des Speicherzellenstroms der Konstantspannungs-/Stromfeststellungsschaltung 46 des vorliegenden Ausführungsbeispiels wird einzig durch die Kombination der Transistoren innerhalb der Schaltung bestimmt und ist auf etwa 3 mV festgelegt. Wenn der Strom der Speicherzelle 60 µ A ist, so ist der äquivalente Eingangswiderstand der Konstantspannungs-/Stromfeststellungsschaltung gegeben durch 3mv/60 µ A, was 50 Ω ausmacht. Die Kapazität der Datenleitung beträgt bestenfalls etwa 10 pF, so daß die Zeitkonstante 50 Ω x 10 pF = 0,5 ms beträgt. Man sieht, daß die Geschwindigkeit wesentlich höher ist als bei dem Stand der Technik.
Bei der obigen Beschreibung des vorliegenden Ausführungsbeispiels wurde ein EPROM-integrierter Schaltkreis als Beispiel verwendet, aber die Erfindung ist nicht auf diesen beschränkt, sondern kann auf beliebige nicht-flüchtige Halbleiterspeichereinrichtungen, welche selektiv Zeilen und Spalten zur Auswahl der Speicherzellen ansteuern, angewendet werden.
Wie beschrieben wurde, ist gemäß der Erfindung ein Aufladen der Kapazität der Bitleitung von dem GND-Potential in die Nähe des Meßpotentials zum Zeitpunkt des Schaltens der Bitleitung nicht länger nötig, und die im Stand der Technik innewohnende Verzögerung aufgrund des EIN-Widerstands des Spaltenauswahltransistors entfällt, so daß die Datenlesegeschwindigkeit erhöht wird.

Claims

1. Nicht-flüchtige Speichereinrichtung bestehend aus:

einer Speichermatrix (10), welche Halbleiterspeicherzellen (Q&sub0;&sub0; bis Qmn), die in Zeilen und Spalten angeordnet sind, aufweist;

einer Vielzahl von Wortleitungen (X&sub0; bis Xm), welche sich entlang der Richtung der Zeilen der Speichermatrix erstrecken und mit den Steuergates der Halbleiterspeicherzellen (Q&sub0;&sub0; bis Qmn), die in den Zeilen angeordnet sind, verbunden sind;

einem Zeilendecoder (60), um über die Wortleitungen (X&sub0; bis Xm) ein Zeilenauswahlsignal an eine der Zeilen der Halbleiterspeicherzellen (Q&sub0;&sub0; bis Qmn) auszugeben;

einer Vielzahl von Bitleitungen (b&sub0; bis bn), welche sich in Richtung der Spalten erstrecken und mit den Sources der Halbleiterspeicherzellen (Q&sub0;&sub0; bis Qmn), die in den Zeilen angeordnet sind, verbunden sind;

einem Spaltendecoder (62), um über die Bitleitungen (b&sub0; bis bn) ein Spaltenauswahlsignal an eine der Spalten der Halbleiterspeicherzellen (Q&sub0;&sub0; bis Qmn) auszugeben;

Datenleitungen (DL0, DL1), die mit den Drains einer Vielzahl von Halbleiterspeicherzellen (Q&sub0;&sub0; bis Qmn) verbunden sind; und

einer Konstantspannungsversorgungs-/Stromermittlungsvorrichtung (46, 56), um über die Datenleitungen (DL0, DL1) eine konstante Spannung an die Drains der Halbleiterspeicherzellen (Q&sub0;&sub0; bis Qmn) anzulegen und um die Spannung zu ermitteln, die erforderlich ist, um die Datenleitungen (DL0, DL1) auf der konstanten Spannung zu halten; dadurch gekennzeichnet, daß der Spaltendecoder (62) an die ausgewählte Bitleitung ein Auswahlsignal mit einer ersten Spannung (GND) anlegt, an die nicht ausgewählten Bitleitungen ein Nicht-ausgewählt-Signal anlegt, das eine konstante Spannung aufweist, die sich von der ersten Spannung unterscheidet und daß diese konstante Spannung nahe einer Meßspannung liegt, bei der die Konstantspannungsversorgungs-/Stromermittlungsvorrichtung (46, 56) den durch die ausgewählte Speicherzelle fließenden Strom ermittelt.

2. Einrichtung nach Anspruch 1, bei der jede der Speicherzellen (Q&sub0;&sub0; bis Qmn) aus einem MOS-FET mit schwebendem Fließgate und Lawineninjektion besteht.

3. Einrichtung nach Anspruch 1, die ferner eine Vorrichtung einschließt, um in Übereinstimmung mit dem von der Konstantspannungsversorgungs4stromermittlungsvorrichtung (46, 56) ermittelten Strom die in der ausgewählten Speicherzelle (Q&sub0;&sub0; bis Qmn) gespeicherten Daten zu ermitteln.

4. Einrichtung nach Anspruch 3, bei der die Datenermittlungsvorrichtung aus einem Transistor (Tb0 oder Tb1) zur Umwandlung des durch die Konstantspannungsversorgungs-/Stromermittlungsvorrichtung (46, 56) ermittelten Stroms in eine Spannung und einem Meßverstärker (81) zur Verstärkung der durch die Umwandlung erhaltenen Spannung besteht, um in Abhängigkeit von der Höhe der durch die Umwandlung erhaltenen Spannung ein Signal einer logischen "1" oder einer logischen "0" zu erhalten.

5. Einrichtung nach Anspruch 1, die ferner eine Referenzspannungserzeugungsschaltung (70) zur Erzeugung einer Referenzspannung erhält, wobei die Konstantspannungsversorgungs-/Stromermittlungsvorrichtung (46, 56) die konstante Spannung in Übereinstimmung mit der Referenzspannung erzeugt und der Spaltendecoder (62) das Nicht-ausgewählt-Signal mit einer Spannung, die im wesentlichen in ihrem Wert gleich der konstanten Spannung ist, erzeugt und die nicht ausgewählten Bitleitungen mit diesem Nicht-ausgewählt-Signal versorgt.

6. Einrichtung nach Anspruch 1 bei der die Sources der Speicherzellen (Q&sub0;&sub0; bis Qmn) in der gleichen Spalte mit derselben Bitleitung (b&sub0;, b&sub1; ... oder bn) und die Steuergates der Speicherzellen in der gleichen Zeile mit derselben Wortleitung (X&sub0;, X&sub1; ... oder Xm) verbunden sind.

7. Einrichtung nach Anspruch 5, bei der der Spaltendecoder (62) die ausgewählte Bitleitung mit dem Auswahisignaiv das einen ersten Spannungspegel (GND) einnimmt, versorgt.

8. Einrichtung nach Anspruch 5 bei der der Zeilendecoder (60) die nicht ausgewählten Wortleitungen mit dem Nicht-ausgewählt-Signal eines ersten Spannungspegels (GND) und die ausgewählte Wortleitung mit dem Auswahisignal eines zweiten Spannungspegels (VCC) versorgt.