JPH0727718B2 - センス回路 - Google Patents
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- JPH0727718B2 JPH0727718B2 JP3685188A JP3685188A JPH0727718B2 JP H0727718 B2 JPH0727718 B2 JP H0727718B2 JP 3685188 A JP3685188 A JP 3685188A JP 3685188 A JP3685188 A JP 3685188A JP H0727718 B2 JPH0727718 B2 JP H0727718B2
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
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- G11C16/26—Sensing or reading circuits; Data output circuits
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はセンス回路に関し、特に大容量の不揮発性メモ
リ装置に用いられるセンス回路に関する。
リ装置に用いられるセンス回路に関する。
〔従来の技術〕 半導体メモリ装置には、例えば浮遊ゲートと制御ゲート
の2層ゲート構造を有するMOS型電界効果トランジスタ
(以下MOSFETという)をメモリ素子とした不揮発性半導
体メモリ(EPROM)がある。第7図(a)にこのメモリ
素子の断面図が示され、第7図(b)にそのシンボル図
が示されている。このメモリ素子はP型基板75上にN+型
のソース・ドレイン拡散層73,74が設けられ、さらに基
板75上に絶縁層により外部から電気的に絶縁された浮遊
ゲート72とメモリ素子をスイッチング制御するための制
御ゲート71が設けられている。このメモリ素子は浮遊ゲ
ートが電気的に中性状態の時(以下、非書込み状態とい
う)は、第7図(c)は実線76のように低い制御ゲート
電圧(例えば2V)で導通状態になるが、制御ゲートとド
レインに高電圧(例えば1.25V)を印加すると浮遊ゲー
トに電子が注入され、制御ゲートから見たメモリ素子の
しきい値電圧は高くなり(以下、書込み状態という)、
実線77のように、制御ゲートに高電圧を印加しなければ
メモリ素子は導通状態にならない。このしきい値電圧の
変化を利用して情報を記憶させる。
の2層ゲート構造を有するMOS型電界効果トランジスタ
(以下MOSFETという)をメモリ素子とした不揮発性半導
体メモリ(EPROM)がある。第7図(a)にこのメモリ
素子の断面図が示され、第7図(b)にそのシンボル図
が示されている。このメモリ素子はP型基板75上にN+型
のソース・ドレイン拡散層73,74が設けられ、さらに基
板75上に絶縁層により外部から電気的に絶縁された浮遊
ゲート72とメモリ素子をスイッチング制御するための制
御ゲート71が設けられている。このメモリ素子は浮遊ゲ
ートが電気的に中性状態の時(以下、非書込み状態とい
う)は、第7図(c)は実線76のように低い制御ゲート
電圧(例えば2V)で導通状態になるが、制御ゲートとド
レインに高電圧(例えば1.25V)を印加すると浮遊ゲー
トに電子が注入され、制御ゲートから見たメモリ素子の
しきい値電圧は高くなり(以下、書込み状態という)、
実線77のように、制御ゲートに高電圧を印加しなければ
メモリ素子は導通状態にならない。このしきい値電圧の
変化を利用して情報を記憶させる。
第4図はこのようなメモリ素子を用いた不揮発性半導体
メモリ装置の従来例の回路図である。
メモリ装置の従来例の回路図である。
本実施例は複数のメモリ素子MC411,MC412,〜,MC4mnで形
成される複数の列線(デジット線)D41,D42,D4nと、各
列線D41〜D4nのメモリ素子の共通のゲート電極として働
く行線W41,W42,〜,W4mによって構成されるメモリアレイ
MC4とを有し、行線W41〜W4mは行デコーダXD4からの行選
択信号によりメモリ素子をスイッチング制御し、列線D
41〜d4nは列デコーダYD4からの列選択信号Y41,Y42,〜,Y
4nによってスイッチング制御されるN型列選択MOSFETMY
41,MY42,〜,MY4nを介して選択的にセンス回路SA4の入力
端子VIN4に接続される。この従来のセンス回路SA4は入
力端子VIN4がN型MOSFETM42のソースとインバータ回路I
NV41の入力に接続され、インバータ回路INV41の出力は
N型MOSFETM42のゲートに接続され、P型MOSFETM41のソ
ースは電圧源VCに、ドレインとゲートはN型MOSFETM42
のドレインに共通接続されて構成され、P型MOSFETM41
のゲートとドレインとN型MOSFETM42のドレインの接続
点を出力端子VOUT4としている。さらに、センス回路SA4
の出力は、P型MOSFETM43とN型MOSFETM44とが直列に接
続され、P型MOSFETM45とN型MOSFETM46とが直列に接続
され、N型MOSFETM44とM46でカレントミラーを構成して
成る周知の差動増幅器R4により基準電圧VR4と比較さ
れ、データSOUT4を出力する。
成される複数の列線(デジット線)D41,D42,D4nと、各
列線D41〜D4nのメモリ素子の共通のゲート電極として働
く行線W41,W42,〜,W4mによって構成されるメモリアレイ
MC4とを有し、行線W41〜W4mは行デコーダXD4からの行選
択信号によりメモリ素子をスイッチング制御し、列線D
41〜d4nは列デコーダYD4からの列選択信号Y41,Y42,〜,Y
4nによってスイッチング制御されるN型列選択MOSFETMY
41,MY42,〜,MY4nを介して選択的にセンス回路SA4の入力
端子VIN4に接続される。この従来のセンス回路SA4は入
力端子VIN4がN型MOSFETM42のソースとインバータ回路I
NV41の入力に接続され、インバータ回路INV41の出力は
N型MOSFETM42のゲートに接続され、P型MOSFETM41のソ
ースは電圧源VCに、ドレインとゲートはN型MOSFETM42
のドレインに共通接続されて構成され、P型MOSFETM41
のゲートとドレインとN型MOSFETM42のドレインの接続
点を出力端子VOUT4としている。さらに、センス回路SA4
の出力は、P型MOSFETM43とN型MOSFETM44とが直列に接
続され、P型MOSFETM45とN型MOSFETM46とが直列に接続
され、N型MOSFETM44とM46でカレントミラーを構成して
成る周知の差動増幅器R4により基準電圧VR4と比較さ
れ、データSOUT4を出力する。
次に、本従来例の動作を説明する。情報の読出し動作
は、例えば行デコーダXD4により行線W41が選択され、列
デコーダYD4によって列線D41が選択されたとすると、行
線W41と列線D41の交点に設けられたメモリ素子MC411が
選択され、この時メモリ素子MC411が非書込み状態かま
たは書込み状態かによりメモリ素子MC411に流れる電流
は変化し、センス回路SA4はその電流の変化を検出して
情報を出力する。ここで選択されたメモリ素子MC411が
書込み状態の場合のセンス回路SA4および差動増幅回路R
4の動作を第5図に示す電圧波形図を参照しながら説明
する。
は、例えば行デコーダXD4により行線W41が選択され、列
デコーダYD4によって列線D41が選択されたとすると、行
線W41と列線D41の交点に設けられたメモリ素子MC411が
選択され、この時メモリ素子MC411が非書込み状態かま
たは書込み状態かによりメモリ素子MC411に流れる電流
は変化し、センス回路SA4はその電流の変化を検出して
情報を出力する。ここで選択されたメモリ素子MC411が
書込み状態の場合のセンス回路SA4および差動増幅回路R
4の動作を第5図に示す電圧波形図を参照しながら説明
する。
まず初期状態(期間T50)で列線D41の電位はOVとする。
列線D41が選択されるとセンス回路SA4の入力端子VIN4は
ほぼOVとなり、インバータ回路INV41の出力はVG4はハイ
レベルになり、N型MOSFETM42が導通状態となり、P型M
OSFETM41とN型MOSFETM42,MY41を介して電圧源VCから列
線D41に電流が流れ、列線D41に接続されたメモリ素子MC
411,MC421,〜,MC4m1のドレイン拡散層容量などの寄生容
量C41をチャージアップする(期間T51)。その後、列線
D41およびセンスアンプの入力端子VINV4の電位が高くな
ることで、インバータ回路INV41の出力VG4が低くなり、
N型MOSFETM42が非導通状態になると、センス回路SA4の
出力VOUT4はP型MOSFETM41によりハイレベルとなり、差
動増幅器R4の出力SOUT4はロウレベルになって出力デー
タは確定する(期間T52)。このように、書込み状態の
メモリ素子を選択した場合、列線の寄生容量をチャージ
アップする期間T51においては電流が流れるため、選択
されたメモリセルの情報とは異なったデータが出力され
るが、メモリ素子の容量が増加し、列線の寄生容量が増
加した時、センス回路SA4が列線をチャージアップする
能力が変わらなければ、第5図の期間T51は長くなって
読出しスピードを遅くさせる。このため、従来の大容量
の半導体メモリ装置のセンス回路は、第4図のP型MOSF
ETM41およびN型MOSFETM42のゲート幅を大きく設計し、
列線をチャージアップする能力を向上させている。
列線D41が選択されるとセンス回路SA4の入力端子VIN4は
ほぼOVとなり、インバータ回路INV41の出力はVG4はハイ
レベルになり、N型MOSFETM42が導通状態となり、P型M
OSFETM41とN型MOSFETM42,MY41を介して電圧源VCから列
線D41に電流が流れ、列線D41に接続されたメモリ素子MC
411,MC421,〜,MC4m1のドレイン拡散層容量などの寄生容
量C41をチャージアップする(期間T51)。その後、列線
D41およびセンスアンプの入力端子VINV4の電位が高くな
ることで、インバータ回路INV41の出力VG4が低くなり、
N型MOSFETM42が非導通状態になると、センス回路SA4の
出力VOUT4はP型MOSFETM41によりハイレベルとなり、差
動増幅器R4の出力SOUT4はロウレベルになって出力デー
タは確定する(期間T52)。このように、書込み状態の
メモリ素子を選択した場合、列線の寄生容量をチャージ
アップする期間T51においては電流が流れるため、選択
されたメモリセルの情報とは異なったデータが出力され
るが、メモリ素子の容量が増加し、列線の寄生容量が増
加した時、センス回路SA4が列線をチャージアップする
能力が変わらなければ、第5図の期間T51は長くなって
読出しスピードを遅くさせる。このため、従来の大容量
の半導体メモリ装置のセンス回路は、第4図のP型MOSF
ETM41およびN型MOSFETM42のゲート幅を大きく設計し、
列線をチャージアップする能力を向上させている。
また、選択されたメモリ素子MC411が非書込み状態のと
きは、デジット線D41およびこのメモリ素子MC411のソー
ス・ドレイン経路を介して電源(固定電位点)VCから基
準電位点VGへ電流が流れ、センスアンプ回路SA4の出力V
OUT4はロウレベルとなり、差動増幅回路R4の出力SOUT4
はハイレベルに反転し、こことにより非書込み状態が検
出される。
きは、デジット線D41およびこのメモリ素子MC411のソー
ス・ドレイン経路を介して電源(固定電位点)VCから基
準電位点VGへ電流が流れ、センスアンプ回路SA4の出力V
OUT4はロウレベルとなり、差動増幅回路R4の出力SOUT4
はハイレベルに反転し、こことにより非書込み状態が検
出される。
上述した従来のセンス回路は、列線の寄生容量をチャー
ジアップするスピードを向上させるため、例えば第4図
のN型MOSFETM42のゲート幅を大きくした場合、電源ノ
イズに影響を受け易くなり、電源ノイズ発生時におい
て、瞬時的に誤ったデータを出力しやすいという欠点が
ある。
ジアップするスピードを向上させるため、例えば第4図
のN型MOSFETM42のゲート幅を大きくした場合、電源ノ
イズに影響を受け易くなり、電源ノイズ発生時におい
て、瞬時的に誤ったデータを出力しやすいという欠点が
ある。
このことを、第4図および第6図を用いて説明する。
第6図はセンス回路SA4の特性を示す図である。
仮に、インバータ回路INV41の入出力特性を実線62aのよ
うに論理しきい値電圧を1V付近に設定したとする。ここ
でN型MOSFETM42のバックバイアス特性を考慮したしき
い値電圧VTN42を1Vとする。この場合、書込み状態のメ
モリ素子を選択し、列線の電圧が上昇して、N型MOSFET
M42が非導通状態となる時のセンスアンプの入力端子V
IN4の電圧は、実線62aと、VG4=VIN4+VTN42を表わす実
線61aの交点63aである。次に、非書込み状態のメモリ素
子を選択した時に、N型MOSFETM42が導通状態となり、
センス回路の出力VOUT4がロウレベルになり、差動増幅
回路R4の出力SOUT4を反転させるに足る電流を流すのに
必要なN型MOSFETM42のゲート電圧VG4をVIN4+VTN42+2
Vとすると、その時のVTN4およびVG4の電圧は第6図の実
線62aと実線61cの交点63cである。さらに、MOSFETM41の
ゲート幅も大きくした場合には、より小さなゲート電圧
でも所定の電流を送出できるため、非書込み状態のメモ
リ素子の識別するために必要なMOSFETM42のゲート電圧
は、例えば、VG4=VIN4+VTN42+1Vでよく、その時のV
IN4およびVG4の電圧は第6図の実線62aと61bの交点63b
である。
うに論理しきい値電圧を1V付近に設定したとする。ここ
でN型MOSFETM42のバックバイアス特性を考慮したしき
い値電圧VTN42を1Vとする。この場合、書込み状態のメ
モリ素子を選択し、列線の電圧が上昇して、N型MOSFET
M42が非導通状態となる時のセンスアンプの入力端子V
IN4の電圧は、実線62aと、VG4=VIN4+VTN42を表わす実
線61aの交点63aである。次に、非書込み状態のメモリ素
子を選択した時に、N型MOSFETM42が導通状態となり、
センス回路の出力VOUT4がロウレベルになり、差動増幅
回路R4の出力SOUT4を反転させるに足る電流を流すのに
必要なN型MOSFETM42のゲート電圧VG4をVIN4+VTN42+2
Vとすると、その時のVTN4およびVG4の電圧は第6図の実
線62aと実線61cの交点63cである。さらに、MOSFETM41の
ゲート幅も大きくした場合には、より小さなゲート電圧
でも所定の電流を送出できるため、非書込み状態のメモ
リ素子の識別するために必要なMOSFETM42のゲート電圧
は、例えば、VG4=VIN4+VTN42+1Vでよく、その時のV
IN4およびVG4の電圧は第6図の実線62aと61bの交点63b
である。
次に、上述したMOSFETM42のゲート幅を大きくした場合
について考察する。書込み状態のメモリ素子を選択して
第6図における点63aの状態にある時、第4図に示すセ
ンス回路SA4のインバータ回路INV41の接地電位VGにノイ
ズが発生し、インバータの入出力特性が第6図実線62a
から実線62bにシフトした場合を考える。すると、点63a
で安定していたN型MOSFETのゲート電圧VG4は点64に変
化する。この時実線61bで示す特性を有するセンス回路S
A4のN型MOSFETM42のゲート電圧VG4は点64で示す電圧ま
で高くなるが、この点64で示されるVG4の電圧は非書込
み状態の検出点である点63bを越えているため、書込み
状態のメモリ素子を選択しているにもかかわらず、非書
込み状態のメモリ素子を選択したような誤まったデータ
が瞬時的に出力される。
について考察する。書込み状態のメモリ素子を選択して
第6図における点63aの状態にある時、第4図に示すセ
ンス回路SA4のインバータ回路INV41の接地電位VGにノイ
ズが発生し、インバータの入出力特性が第6図実線62a
から実線62bにシフトした場合を考える。すると、点63a
で安定していたN型MOSFETのゲート電圧VG4は点64に変
化する。この時実線61bで示す特性を有するセンス回路S
A4のN型MOSFETM42のゲート電圧VG4は点64で示す電圧ま
で高くなるが、この点64で示されるVG4の電圧は非書込
み状態の検出点である点63bを越えているため、書込み
状態のメモリ素子を選択しているにもかかわらず、非書
込み状態のメモリ素子を選択したような誤まったデータ
が瞬時的に出力される。
本発明のセンス回路は、選択されたメモリ素子に所定電
流が流れるか否かを検出することにより、該メモリ素子
に記憶されているデータを読出すセンス回路であって、 固定電位点と前記メモリ素子のデータ出力線であるデジ
ット線との間に並列に接続され、同一導電型で、閾値電
圧が相異なる第1および第2のMOSトランジスタと、 入力端に前記デジット線が接続され、出力端に前記第1
及び第2のMOSトランジスタのゲートが接続されたゲー
ト駆動回路とを有することを特徴とする。
流が流れるか否かを検出することにより、該メモリ素子
に記憶されているデータを読出すセンス回路であって、 固定電位点と前記メモリ素子のデータ出力線であるデジ
ット線との間に並列に接続され、同一導電型で、閾値電
圧が相異なる第1および第2のMOSトランジスタと、 入力端に前記デジット線が接続され、出力端に前記第1
及び第2のMOSトランジスタのゲートが接続されたゲー
ト駆動回路とを有することを特徴とする。
電荷が蓄積されていないデジット線のチャージ開始時に
は、並列接続された2つのMOSトランジスタが共にオン
して電流供給を行なうので、ゲート幅を大きくした場合
とほぼ同等の高速なチャージアップが可能である。ま
た、2つのMOSトランジスタの閾値電圧が異なってお
り、閾値電圧の高いMOSトランジスタは低いMOSトランジ
スタよりオンしにくく、等しいゲート電圧では、閾値電
圧の高いMOSトランジスタの送出電流が少ないため、非
書込みメモリ素子の検出点におけるゲート電圧は、単
に、ゲート幅を大きくした場合(あるいは、閾値電圧が
同じMOSトランジスタを並列接続した場合)に比べて上
昇している。このため、デジット線がプルアップされ、
2つのMOSトランジスタがオフした状態において、イン
バータに電源ノイズが生じ、その出力電圧が瞬時的に上
昇してMOSトランジスタが導通したとしても、その上昇
したゲート電圧は上述した非書込みメモリ素子検出点に
おけるゲート電圧に達せず、読出しデータは反転しな
い。このように、チャージ開始時においては、並列トラ
ンジスタの電流供給によって高速チャージアップが達成
され、チャージアップ後は閾値電圧の高いMOSトランジ
スタの存在によってノイズマージンが拡大され、信頼性
の向上を図ることができる。
は、並列接続された2つのMOSトランジスタが共にオン
して電流供給を行なうので、ゲート幅を大きくした場合
とほぼ同等の高速なチャージアップが可能である。ま
た、2つのMOSトランジスタの閾値電圧が異なってお
り、閾値電圧の高いMOSトランジスタは低いMOSトランジ
スタよりオンしにくく、等しいゲート電圧では、閾値電
圧の高いMOSトランジスタの送出電流が少ないため、非
書込みメモリ素子の検出点におけるゲート電圧は、単
に、ゲート幅を大きくした場合(あるいは、閾値電圧が
同じMOSトランジスタを並列接続した場合)に比べて上
昇している。このため、デジット線がプルアップされ、
2つのMOSトランジスタがオフした状態において、イン
バータに電源ノイズが生じ、その出力電圧が瞬時的に上
昇してMOSトランジスタが導通したとしても、その上昇
したゲート電圧は上述した非書込みメモリ素子検出点に
おけるゲート電圧に達せず、読出しデータは反転しな
い。このように、チャージ開始時においては、並列トラ
ンジスタの電流供給によって高速チャージアップが達成
され、チャージアップ後は閾値電圧の高いMOSトランジ
スタの存在によってノイズマージンが拡大され、信頼性
の向上を図ることができる。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第1図は本発明のセンス回路の一実施例の回路図であ
る。
る。
本実施例のセンス回路は、P型MOSFETM11のソースが電
圧源VCに接続され、N型MOSFETM12のドレインと、この
N型MOSFETM12とはしきい値電圧が異なるN型MOSFETM13
のドレインとが接続され、その共通接続点にP型MOSFET
M11のドレインおよびゲートが接続され、N型MOSFETM12
のソース、N型MOSFETM13のソース、インバータ回路INV
1の入力端が接続され、インバータ回路INV1の出力端は
N型MOSFETM12のゲートとN型MOSFETM13のゲートに接続
され、N型MOSFETM12のソースとN型MOSFETM13のソース
とインバータ回路INV1の入力との共通接続点を入力端子
VIN1とし、P型MOSFETM11のドレインとゲートとN型MOS
FETM12のドレインとN型MOSFETM13のドレインの共通接
続点を出力端子VOUT1としたものである。
圧源VCに接続され、N型MOSFETM12のドレインと、この
N型MOSFETM12とはしきい値電圧が異なるN型MOSFETM13
のドレインとが接続され、その共通接続点にP型MOSFET
M11のドレインおよびゲートが接続され、N型MOSFETM12
のソース、N型MOSFETM13のソース、インバータ回路INV
1の入力端が接続され、インバータ回路INV1の出力端は
N型MOSFETM12のゲートとN型MOSFETM13のゲートに接続
され、N型MOSFETM12のソースとN型MOSFETM13のソース
とインバータ回路INV1の入力との共通接続点を入力端子
VIN1とし、P型MOSFETM11のドレインとゲートとN型MOS
FETM12のドレインとN型MOSFETM13のドレインの共通接
続点を出力端子VOUT1としたものである。
次に、この回路の動作を第2図の特性図を用いて説明す
る。N型MOSFETM12のバックバイアス特性を考慮したし
きい値電圧VTN12を1V、N型MOSFETM13のバックバイアス
特性を考慮したしきい値電圧VIN13を0Vとする。また、
インバータ回路INV1の入出力特性を第2図実線23aに示
すように論理しきい値電圧を1V付近に設定したとする。
る。N型MOSFETM12のバックバイアス特性を考慮したし
きい値電圧VTN12を1V、N型MOSFETM13のバックバイアス
特性を考慮したしきい値電圧VIN13を0Vとする。また、
インバータ回路INV1の入出力特性を第2図実線23aに示
すように論理しきい値電圧を1V付近に設定したとする。
まず、N型MOSFETM13を無視してN型MOSFETM12に着目す
ると、センス回路の入力端子VIN1の電圧が高くなり、イ
ンバータ回路INV1の出力VG1が低くなり、N型MOSFETM12
が非導通状態となる時のセンス回路の入力端子VIN1の電
圧およびN型MOSFETM12のゲート電圧VG1の電圧は、 VG10FF=VIN1+VTN12 ただし、VTN12=1V と表わされる。このゲート電圧VG10FFは第2図実線22a
と、インバータ回路INV1の入出力特性である実線23aの
交点25aである。また、センス回路の入力端子VIN1の電
圧が低くなり、インバータ回路INV1の出力VG1が高くな
り、N型MOSFETM12が導通状態となって、出力端子VOUT1
のデータが反転する時のセンスアンプの入力端子VIN1の
電圧およびN型MOSFETM12のゲート電圧VG10Nの電圧は、 VG10N=VIN1+VIN12+2V と表わされる。このときのゲート電圧VG10Nは第2図実
線22bとインバータ回路INV1の入出力特性である実線23a
の交点25bである。
ると、センス回路の入力端子VIN1の電圧が高くなり、イ
ンバータ回路INV1の出力VG1が低くなり、N型MOSFETM12
が非導通状態となる時のセンス回路の入力端子VIN1の電
圧およびN型MOSFETM12のゲート電圧VG1の電圧は、 VG10FF=VIN1+VTN12 ただし、VTN12=1V と表わされる。このゲート電圧VG10FFは第2図実線22a
と、インバータ回路INV1の入出力特性である実線23aの
交点25aである。また、センス回路の入力端子VIN1の電
圧が低くなり、インバータ回路INV1の出力VG1が高くな
り、N型MOSFETM12が導通状態となって、出力端子VOUT1
のデータが反転する時のセンスアンプの入力端子VIN1の
電圧およびN型MOSFETM12のゲート電圧VG10Nの電圧は、 VG10N=VIN1+VIN12+2V と表わされる。このときのゲート電圧VG10Nは第2図実
線22bとインバータ回路INV1の入出力特性である実線23a
の交点25bである。
次に、N型MOSFETM12を無視し、N型MOSFETM13に着目す
ると、センス回路の入力端子VIN1の電圧が高くなり、イ
ンバータア回路INV1の出力VG1が低くなり、N型MOSFETM
13が非導通状態となる時のN型MOSFETM13のゲート電圧V
G10FFの電圧は、 VG10FF=VIN1+VTN13 ただし、VTN13=0V と表わされる。この場合のゲート電圧VG10FFは第2図実
線21aとインバータ回路INV1の入出力特性である実線23a
の交点24aである。また、センス回路の入力端子VIN1の
電圧が低くなり、インバータ回路INV1の出力VG1が高く
なり、N型MOSFETM13が導通状態となって出力端子VOUT1
のデータが反転する時のセンス回路の入力端子VIN1の電
圧およびN型MOSFETM13のゲート電圧VG10Nの電圧は、 VG10N=VIN1+VTN13+2V と表わされる。この場合のVG10Nは、第2図実線21bとイ
ンバータ回路INV1の入出力特性である実線23aの交点24b
である。すると、N型MOSFETM12とM13が共に非導通状態
となるのは、第2図の点24aであり、センス回路の入力
端子VIN1の電圧が低くなり、センス回路の出力端子V
OUT1のデータが反転する時の電圧は、第2図点24bと点2
5aの間であり、ここでは点26に設定されているものとす
る。ここで、センスアンプの入力端子VIN1の電圧が第2
図に示すV21の範囲の時は、N型MOSFETM12とM13が共に
導通状態となるので、センスアンプの入力端子VIN1を列
線に接続した場合、列線の寄生容量を高速にチャージア
ップすることができる。一方、第2図で、第6図の場合
と同様に、点24aの状態の時に、インバータ回路の接地
電位VGにノイズが発生し、インバータの入出力特性が実
線23aから点線23bに変化した場合、点24aの位置にあっ
たインバー回路INV1の出力VG10FFの電圧は点27に変化す
るが、この点27の電圧は点26のVG10Nの電圧より低いた
め、センスアンプの出力は反転せず、誤動作することは
ない。
ると、センス回路の入力端子VIN1の電圧が高くなり、イ
ンバータア回路INV1の出力VG1が低くなり、N型MOSFETM
13が非導通状態となる時のN型MOSFETM13のゲート電圧V
G10FFの電圧は、 VG10FF=VIN1+VTN13 ただし、VTN13=0V と表わされる。この場合のゲート電圧VG10FFは第2図実
線21aとインバータ回路INV1の入出力特性である実線23a
の交点24aである。また、センス回路の入力端子VIN1の
電圧が低くなり、インバータ回路INV1の出力VG1が高く
なり、N型MOSFETM13が導通状態となって出力端子VOUT1
のデータが反転する時のセンス回路の入力端子VIN1の電
圧およびN型MOSFETM13のゲート電圧VG10Nの電圧は、 VG10N=VIN1+VTN13+2V と表わされる。この場合のVG10Nは、第2図実線21bとイ
ンバータ回路INV1の入出力特性である実線23aの交点24b
である。すると、N型MOSFETM12とM13が共に非導通状態
となるのは、第2図の点24aであり、センス回路の入力
端子VIN1の電圧が低くなり、センス回路の出力端子V
OUT1のデータが反転する時の電圧は、第2図点24bと点2
5aの間であり、ここでは点26に設定されているものとす
る。ここで、センスアンプの入力端子VIN1の電圧が第2
図に示すV21の範囲の時は、N型MOSFETM12とM13が共に
導通状態となるので、センスアンプの入力端子VIN1を列
線に接続した場合、列線の寄生容量を高速にチャージア
ップすることができる。一方、第2図で、第6図の場合
と同様に、点24aの状態の時に、インバータ回路の接地
電位VGにノイズが発生し、インバータの入出力特性が実
線23aから点線23bに変化した場合、点24aの位置にあっ
たインバー回路INV1の出力VG10FFの電圧は点27に変化す
るが、この点27の電圧は点26のVG10Nの電圧より低いた
め、センスアンプの出力は反転せず、誤動作することは
ない。
第3図は本発明のセンス回路の他の実施例の回路図であ
る。
る。
本実施例は、前述の実施例におけるインバータ回路INV1
をノア回路NOR2に置換し、入力端の一方にチップイネー
ブル信号を入力したものである。本実施例によれば、非
選択時に、第1および第2のMOSトランジスタM12,M13を
非導通状態として消費電力の削減を図ることが可能とな
る。
をノア回路NOR2に置換し、入力端の一方にチップイネー
ブル信号を入力したものである。本実施例によれば、非
選択時に、第1および第2のMOSトランジスタM12,M13を
非導通状態として消費電力の削減を図ることが可能とな
る。
以上説明したように本発明は、しきい値電圧の異なる2
つのMOSFETを並列に接続して用いることにより、列線の
寄生容量を高速にチャージアップすることができ、デー
タの高速読出しが可能となり、かつ電源ノイズの影響も
受けにくく、信頼性を向上できる効果がある。
つのMOSFETを並列に接続して用いることにより、列線の
寄生容量を高速にチャージアップすることができ、デー
タの高速読出しが可能となり、かつ電源ノイズの影響も
受けにくく、信頼性を向上できる効果がある。
第1図は本発明のセンス回路の一実施例の回路図、第2
図は第1図のセンス回路の特性図、第3図は本発明のセ
ンス回路の他の実施例の回路図、第4図は従来の半導体
メモリ装置で用いられたセンス回路および周辺回路の回
路図、第5図は第4図の半導体メモリ装置の動作原理を
示す電圧波形図、第6図は第4図の従来のセンスアンプ
の特性図、第7図(a),(b),(c)はそれぞれ2
層ゲート構造を有するメモリ素子の断面図,シンボル
図,特性図である。 M11……PMOSトランジスタ、 M12,M13……NMOSトランジスタ、 INV1……インバータ回路、 NOR2……ノア回路、 VIN1……入力端子、 VOUT……出力端子、 VC……電源電圧供給端子、 CE……チップイネーブル信号、 VG1……インバータ回路INV1の出力電圧。
図は第1図のセンス回路の特性図、第3図は本発明のセ
ンス回路の他の実施例の回路図、第4図は従来の半導体
メモリ装置で用いられたセンス回路および周辺回路の回
路図、第5図は第4図の半導体メモリ装置の動作原理を
示す電圧波形図、第6図は第4図の従来のセンスアンプ
の特性図、第7図(a),(b),(c)はそれぞれ2
層ゲート構造を有するメモリ素子の断面図,シンボル
図,特性図である。 M11……PMOSトランジスタ、 M12,M13……NMOSトランジスタ、 INV1……インバータ回路、 NOR2……ノア回路、 VIN1……入力端子、 VOUT……出力端子、 VC……電源電圧供給端子、 CE……チップイネーブル信号、 VG1……インバータ回路INV1の出力電圧。
Claims (1)
- 【請求項1】選択されたメモリ素子に所定電流が流れる
か否かを検出することにより、該メモリ素子に記憶され
ているデータを読出すセンス回路であって、 固定電位点と前記メモリ素子のデータ出力線であるデジ
ット線との間に並列に接続され、同一導電型で、閾値電
圧が相異なる第1および第2のMOSトランジスタと、 入力端に前記デジット線が接続され、出力端に前記第1
及び第2のMOSトランジスタのゲートが接続されたゲー
ト駆動回路とを有するセンス回路。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3685188A JPH0727718B2 (ja) | 1988-02-19 | 1988-02-19 | センス回路 |
US07/311,255 US4962482A (en) | 1988-02-19 | 1989-02-16 | Nonvolatile memory device using a sense circuit including variable threshold transistors |
DE8989102688T DE68902151T2 (de) | 1988-02-19 | 1989-02-16 | Leseschaltung, die in einer halbleiterspeichereinrichtung enthalten ist. |
EP89102688A EP0329141B1 (en) | 1988-02-19 | 1989-02-16 | Sense circuit incorporated in semiconductor memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3685188A JPH0727718B2 (ja) | 1988-02-19 | 1988-02-19 | センス回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH01211398A JPH01211398A (ja) | 1989-08-24 |
JPH0727718B2 true JPH0727718B2 (ja) | 1995-03-29 |
Family
ID=12481274
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3685188A Expired - Lifetime JPH0727718B2 (ja) | 1988-02-19 | 1988-02-19 | センス回路 |
Country Status (4)
Country | Link |
---|---|
US (1) | US4962482A (ja) |
EP (1) | EP0329141B1 (ja) |
JP (1) | JPH0727718B2 (ja) |
DE (1) | DE68902151T2 (ja) |
Families Citing this family (18)
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USRE40132E1 (en) | 1988-06-17 | 2008-03-04 | Elpida Memory, Inc. | Large scale integrated circuit with sense amplifier circuits for low voltage operation |
US5297097A (en) * | 1988-06-17 | 1994-03-22 | Hitachi Ltd. | Large scale integrated circuit for low voltage operation |
JP2790495B2 (ja) * | 1989-11-02 | 1998-08-27 | 沖電気工業株式会社 | 不揮発性半導体記憶装置 |
FR2659165A1 (fr) * | 1990-03-05 | 1991-09-06 | Sgs Thomson Microelectronics | Memoire ultra-rapide comportant un limiteur de la tension de drain des cellules. |
US5056063A (en) * | 1990-05-29 | 1991-10-08 | Texas Instruments Incorporated | Active sense amplifier with dynamic pre-charge transistor |
JP2673395B2 (ja) * | 1990-08-29 | 1997-11-05 | 三菱電機株式会社 | 半導体記憶装置およびそのテスト方法 |
FR2667193B1 (fr) * | 1990-09-25 | 1993-07-02 | Sgs Thomson Microelectronics | Circuit de precharge pour la lecture de memoires. |
JPH04259991A (ja) * | 1991-02-15 | 1992-09-16 | Nec Ic Microcomput Syst Ltd | 電流センスアンプ回路 |
IT1249616B (it) * | 1991-05-30 | 1995-03-09 | Sgs Thomson Microelectronics | Circuito di precarica di bit line per la lettura di una cella di memoria eprom. |
JP2845414B2 (ja) * | 1992-09-18 | 1999-01-13 | シャープ株式会社 | 半導体読み出し専用メモリ |
US5477499A (en) * | 1993-10-13 | 1995-12-19 | Advanced Micro Devices, Inc. | Memory architecture for a three volt flash EEPROM |
US5519662A (en) * | 1993-12-03 | 1996-05-21 | Hitachi, Ltd. | Semiconductor memory device |
US5793239A (en) * | 1995-06-29 | 1998-08-11 | Analog Devices, Inc. | Composite load circuit |
TW440841B (en) * | 1998-03-17 | 2001-06-16 | Sanyo Electric Co | Sensor amplifier |
JP3173460B2 (ja) * | 1998-04-27 | 2001-06-04 | 日本電気株式会社 | 電力増幅器 |
DE19945432A1 (de) * | 1999-09-22 | 2001-04-12 | Infineon Technologies Ag | Schaltungsanordnung zum Ansteuern einer Last mit reduzierter Störabstrahlung |
US7936618B2 (en) | 2006-04-24 | 2011-05-03 | Nxp B.V. | Memory circuit and method of sensing a memory element |
US20100073061A1 (en) * | 2006-09-12 | 2010-03-25 | Pioneer Corporation | Inverter circuit |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS52111341A (en) * | 1976-03-16 | 1977-09-19 | Toshiba Corp | Semiconductor memory device |
JPS6032911B2 (ja) * | 1979-07-26 | 1985-07-31 | 株式会社東芝 | 半導体記憶装置 |
US4459497A (en) * | 1982-01-25 | 1984-07-10 | Motorola, Inc. | Sense amplifier using different threshold MOS devices |
JPS5940397A (ja) * | 1982-08-31 | 1984-03-06 | Toshiba Corp | デ−タ読み出し回路 |
US4611301A (en) * | 1983-04-07 | 1986-09-09 | Kabushiki Kaisha Toshiba | Read only memory |
-
1988
- 1988-02-19 JP JP3685188A patent/JPH0727718B2/ja not_active Expired - Lifetime
-
1989
- 1989-02-16 US US07/311,255 patent/US4962482A/en not_active Expired - Fee Related
- 1989-02-16 EP EP89102688A patent/EP0329141B1/en not_active Expired - Lifetime
- 1989-02-16 DE DE8989102688T patent/DE68902151T2/de not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
EP0329141A1 (en) | 1989-08-23 |
JPH01211398A (ja) | 1989-08-24 |
US4962482A (en) | 1990-10-09 |
DE68902151D1 (de) | 1992-08-27 |
EP0329141B1 (en) | 1992-07-22 |
DE68902151T2 (de) | 1993-03-18 |
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