JPS6077518A - 集積回路 - Google Patents
集積回路Info
- Publication number
- JPS6077518A JPS6077518A JP58186542A JP18654283A JPS6077518A JP S6077518 A JPS6077518 A JP S6077518A JP 58186542 A JP58186542 A JP 58186542A JP 18654283 A JP18654283 A JP 18654283A JP S6077518 A JPS6077518 A JP S6077518A
- Authority
- JP
- Japan
- Prior art keywords
- input terminal
- terminal
- shift register
- terminals
- signal
- Prior art date
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
- G06F11/2236—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test CPU or processors
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は集積回路に関し、特に論理回路から成る集積回
路に関する。
路に関する。
従来、ディジタル技術の進歩に伴い、ディジタル論理回
路を組込んだ集積回路がコンピュータ。
路を組込んだ集積回路がコンピュータ。
′成子時計、各種計測器、制御器に非常に多く使われる
ようになり、論理回路を含む集積回路は益々集積度が高
くなってきている。そのため、集積回路の機能試験も複
雑になり、時間もかかるようになってきた。
ようになり、論理回路を含む集積回路は益々集積度が高
くなってきている。そのため、集積回路の機能試験も複
雑になり、時間もかかるようになってきた。
5g1図は従来の集積回路の論理機能部の一例のブロッ
ク図である。
ク図である。
論理機能部40には信号を入力する入力端子26〜30
.信号を取出す出力端子31〜34゜クロック(fi号
を入力する第1のクロック信号入力端子、′1粍カを供
給するための電源端子38.39等が設けられている。
.信号を取出す出力端子31〜34゜クロック(fi号
を入力する第1のクロック信号入力端子、′1粍カを供
給するための電源端子38.39等が設けられている。
この論理機能部400機能試験を行うには、上記の端子
のすべてを使用しなければならない。機能試験を行うテ
スタはピン数が固定されているので、集積回路の機能が
増加し、それに伴ってピン数が増えると、ピン数に応じ
た新しいテスタを用意しなければならない。新しいテス
タを用意することは設計、製造に時間を要するのみなら
ず条割の費用を必要とし、コストが高くなるという欠点
がある。
のすべてを使用しなければならない。機能試験を行うテ
スタはピン数が固定されているので、集積回路の機能が
増加し、それに伴ってピン数が増えると、ピン数に応じ
た新しいテスタを用意しなければならない。新しいテス
タを用意することは設計、製造に時間を要するのみなら
ず条割の費用を必要とし、コストが高くなるという欠点
がある。
本発明の目的は、上記欠点を除去し、ピン数が増えても
機能試験に要するピン数は数本のみで済むようにした集
積回路を提供することにある。
機能試験に要するピン数は数本のみで済むようにした集
積回路を提供することにある。
本発明の集積回路は、少くとも一つの論理回路で構成さ
れN(N#−i1以上の整数)個の入力端子とM(Mは
1以上の整数)個の出力端子と第1のクロック信号を入
力する第1のクロック信号入力端子と′電源端子とを有
する論理機能部と、N個の出力端子と外部信号を入力す
るシリアル入力端子と第2のクロック信号入力端子とを
有し外部信号をシリアルにセットすることのできる第1
のシフトレジスタと、一方の入力端子が前記第1のシフ
トレジスタの出力端子に接続し他方の入力端子が外部信
号入力端に接続する二つの入力端子と前記論理機能部の
入力端子に接続する出力端子とデータセレクタ制御信号
を入力するデータセレクタ制御入力端子とを有し前記デ
ータセレクタ制御信号により前記第1のシフトレジスタ
の出力信号か前記外部信号のいずれかを選択する2人力
データセレクタをN個並列して成る第1のデータセレク
ト部と1M個の入力端子とM個の出力端子と1個のシリ
アル出力端子と第2のクロック信号を入力する第2クロ
ツク信号入力端子とを有し前記入力端子に入力する信号
をパラレルに入力してセットしシリアルに出力すること
のできる第2のシフトレジスタと、一方の入力端子が前
記論理機能部の出力端子に接続し他方の入力端子が前記
第1もしくは第2のシフトレジスタの出力端子に接続す
る二つの入力端子と前記データセレクト制御入力端子に
論理反転ゲートを介して接続し前記データセレクト制御
信号の論理反転イh号を入力するデータセレクト制御端
子とを有し前記データセレクト制御信号の論理反転信号
により前記論理機能部から出力される前記第2のシフト
レジスタにデータセットするかあるいは前記第2のシフ
トレジスタをシフトレジスタとしてシフトさせるかのい
ずれかを選択する2人力データセレクタをM個並列して
成る第2のデータセレクト部とを含んで構成される。
れN(N#−i1以上の整数)個の入力端子とM(Mは
1以上の整数)個の出力端子と第1のクロック信号を入
力する第1のクロック信号入力端子と′電源端子とを有
する論理機能部と、N個の出力端子と外部信号を入力す
るシリアル入力端子と第2のクロック信号入力端子とを
有し外部信号をシリアルにセットすることのできる第1
のシフトレジスタと、一方の入力端子が前記第1のシフ
トレジスタの出力端子に接続し他方の入力端子が外部信
号入力端に接続する二つの入力端子と前記論理機能部の
入力端子に接続する出力端子とデータセレクタ制御信号
を入力するデータセレクタ制御入力端子とを有し前記デ
ータセレクタ制御信号により前記第1のシフトレジスタ
の出力信号か前記外部信号のいずれかを選択する2人力
データセレクタをN個並列して成る第1のデータセレク
ト部と1M個の入力端子とM個の出力端子と1個のシリ
アル出力端子と第2のクロック信号を入力する第2クロ
ツク信号入力端子とを有し前記入力端子に入力する信号
をパラレルに入力してセットしシリアルに出力すること
のできる第2のシフトレジスタと、一方の入力端子が前
記論理機能部の出力端子に接続し他方の入力端子が前記
第1もしくは第2のシフトレジスタの出力端子に接続す
る二つの入力端子と前記データセレクト制御入力端子に
論理反転ゲートを介して接続し前記データセレクト制御
信号の論理反転イh号を入力するデータセレクト制御端
子とを有し前記データセレクト制御信号の論理反転信号
により前記論理機能部から出力される前記第2のシフト
レジスタにデータセットするかあるいは前記第2のシフ
トレジスタをシフトレジスタとしてシフトさせるかのい
ずれかを選択する2人力データセレクタをM個並列して
成る第2のデータセレクト部とを含んで構成される。
次に1本発明の実施例について図面を用いて説明する、
第2図は本発明の一実施例のブロック図である。
この実施例の説明において、N=5.M=4として説明
する。この実施例は、少くとも一つの論理回路で構成さ
れ5(N=5)個の入力端子26〜30と4CM=4)
個の出力端子31〜34と第1のクロック信号を入力す
る第1のクロック信号入力端子35と電源端子38.3
9とを有する論理機能部40と、5個の出力端子と外部
信号を入力するシリアル入力端子19と第2のクロック
信号入力端子36とを有し外部信号をシリアルにセット
することのできる第1のシフトレジスタ50と、一方の
入力端子が第1のシフトレジスタ50の出力端子に接続
し他方の入力端子が外部信号入力端子21〜25に接続
する二つの入力端子と論理機能部400入力端子26〜
3oに接続する出力端子とデータセレクタ制御信号を入
力するデータセレクタ制御入力端子37とを有しデータ
セレクタ制御信号により第1のシフトレジスタ50の出
力信号か外部信号のいずれかを選択する2人カデータセ
レクタを5個(2人力データセレクタ10〜14)並列
して成る第1のデータセレクト部70と、4個の入力端
子と4個の出力端子と1個のシリアル出力端子と第2の
クロック信号を入力する渠2クロック信号入力端子とを
有し前記入力端子に入力する信号をパラレルに入力して
セットしシリアルに出力することのできる第2のシフト
レジスタ60と、一方の入力端子が論理機能部40の出
力端子に接続し他方の入力端子が第1もしくは第2のシ
フトレジスタの出力端子に接続する二つの入力端子とデ
ータセレクト制御入力端子36に論理反転ゲート90を
介して接続しデータセレクト制御信号の論理反転信号を
入力するデータセレクト制御端子とを有しデータセレク
ト制御信号の論理反転信号により論理機能部40から出
力される第2のシフトレジスタ60にデータセットする
かあるいは第2のシフトレジスタ60をシフトレジスタ
としてシフトさせるかのいずれかを選択する2人カデー
タセレクタを4個(2人力データセレクタ15〜18)
並列して成る第2のデータセレクト部80とを含んで構
成される。
する。この実施例は、少くとも一つの論理回路で構成さ
れ5(N=5)個の入力端子26〜30と4CM=4)
個の出力端子31〜34と第1のクロック信号を入力す
る第1のクロック信号入力端子35と電源端子38.3
9とを有する論理機能部40と、5個の出力端子と外部
信号を入力するシリアル入力端子19と第2のクロック
信号入力端子36とを有し外部信号をシリアルにセット
することのできる第1のシフトレジスタ50と、一方の
入力端子が第1のシフトレジスタ50の出力端子に接続
し他方の入力端子が外部信号入力端子21〜25に接続
する二つの入力端子と論理機能部400入力端子26〜
3oに接続する出力端子とデータセレクタ制御信号を入
力するデータセレクタ制御入力端子37とを有しデータ
セレクタ制御信号により第1のシフトレジスタ50の出
力信号か外部信号のいずれかを選択する2人カデータセ
レクタを5個(2人力データセレクタ10〜14)並列
して成る第1のデータセレクト部70と、4個の入力端
子と4個の出力端子と1個のシリアル出力端子と第2の
クロック信号を入力する渠2クロック信号入力端子とを
有し前記入力端子に入力する信号をパラレルに入力して
セットしシリアルに出力することのできる第2のシフト
レジスタ60と、一方の入力端子が論理機能部40の出
力端子に接続し他方の入力端子が第1もしくは第2のシ
フトレジスタの出力端子に接続する二つの入力端子とデ
ータセレクト制御入力端子36に論理反転ゲート90を
介して接続しデータセレクト制御信号の論理反転信号を
入力するデータセレクト制御端子とを有しデータセレク
ト制御信号の論理反転信号により論理機能部40から出
力される第2のシフトレジスタ60にデータセットする
かあるいは第2のシフトレジスタ60をシフトレジスタ
としてシフトさせるかのいずれかを選択する2人カデー
タセレクタを4個(2人力データセレクタ15〜18)
並列して成る第2のデータセレクト部80とを含んで構
成される。
なお、この実施例において%第1のシフトレジスタ50
はD型フリップフロップ1〜5の5(N;5)個から成
る5ビツトのシフトレジスタであり、第2のシフトレジ
スタ60はDフリップフロップ6〜9の4(M=4)個
から成るシフトレジスタである。つまり、論理機能部4
0の第1のクロック信号入力端子35.aL源端子38
.39以外の入力端子26〜30の数と第1のシフトレ
ジスタ50のビット数を同じにし、また出力端子31〜
34の数と第2のシフトレジスタ600ビツト数とを合
わせている。そして、第2のデータセレクト部80のデ
ータセレクタ15は第1のシフトレジスタ50のDフリ
ップフロップ5の出力を入力としている。
はD型フリップフロップ1〜5の5(N;5)個から成
る5ビツトのシフトレジスタであり、第2のシフトレジ
スタ60はDフリップフロップ6〜9の4(M=4)個
から成るシフトレジスタである。つまり、論理機能部4
0の第1のクロック信号入力端子35.aL源端子38
.39以外の入力端子26〜30の数と第1のシフトレ
ジスタ50のビット数を同じにし、また出力端子31〜
34の数と第2のシフトレジスタ600ビツト数とを合
わせている。そして、第2のデータセレクト部80のデ
ータセレクタ15は第1のシフトレジスタ50のDフリ
ップフロップ5の出力を入力としている。
第3図は帛2図に示すDフリップフロップの詳細回路図
である。
である。
これは第2図に示す9個のDフリップフロップの一つを
代表的に示したものであり1番号51が入力端子、52
が出力端子、53がクロック信号入力端子で、椙2のク
ロック信号入力端子36に接続する。
代表的に示したものであり1番号51が入力端子、52
が出力端子、53がクロック信号入力端子で、椙2のク
ロック信号入力端子36に接続する。
第4図は第2図に示すデータセレクタの詳細回路図であ
る。
る。
番号71.72が入力端子、73が出力端子。
74がデータセレクタ制御端子であり、データセレクタ
制御入力端子37に接続する。
制御入力端子37に接続する。
次に、この実施例の動作について説明する。
外部信号入力端子21〜25に加えられた信号がデータ
セレクタ制御入力端子37の論理レベルを論理″0”に
すると、データセレクタ10−14で選択され、入力端
子26〜30を通して論理機能部40に入力され、出力
端子31〜34より出力される。
セレクタ制御入力端子37の論理レベルを論理″0”に
すると、データセレクタ10−14で選択され、入力端
子26〜30を通して論理機能部40に入力され、出力
端子31〜34より出力される。
次に、外部信号入力端子21〜25及び出力端子31〜
34を開放し、外部信号入力端子25〜21に加えるべ
き信号をこのj−にシリアルにシリアル入力端子19に
加え、第1のシフトレジスタにセットする。このとき、
データセレクト制御入力端子37の論レベルを論理“l
”にすると第1のシフトレジスタ50の内容が、データ
セレクタ10〜14で選択されて論理機能部40に入力
され、第1のクロック信号入力端子35にクロック信号
を加えると、出力端子31〜34に論理機能に応じた出
力信号が現われる。データセレクタ制御入力端子37の
論理レベルが論理゛l”であるから、出力端子31〜3
4上の信号がデータセレクタ15〜18で選択されてD
フリップ・フロップ6〜9に加えられ、第2のクロック
信号入力端子36にクロック信号を入力することにより
セットされる。ここでデータセレクタ制御入力端子37
の調理レベルを論理″′0”とすると、データセレクタ
15,16,17.18は、それぞれDフリップフロッ
プ5〜8の出力を選択し、Dフリップフロップ1〜9は
シフトレジスタとして動作するようになり、Dフリップ
フロップ6〜9にセットされた信号、すなわち出力端子
31〜34上の信号をシリアル出力端子20からシリア
ルに読出すことができる。
34を開放し、外部信号入力端子25〜21に加えるべ
き信号をこのj−にシリアルにシリアル入力端子19に
加え、第1のシフトレジスタにセットする。このとき、
データセレクト制御入力端子37の論レベルを論理“l
”にすると第1のシフトレジスタ50の内容が、データ
セレクタ10〜14で選択されて論理機能部40に入力
され、第1のクロック信号入力端子35にクロック信号
を加えると、出力端子31〜34に論理機能に応じた出
力信号が現われる。データセレクタ制御入力端子37の
論理レベルが論理゛l”であるから、出力端子31〜3
4上の信号がデータセレクタ15〜18で選択されてD
フリップ・フロップ6〜9に加えられ、第2のクロック
信号入力端子36にクロック信号を入力することにより
セットされる。ここでデータセレクタ制御入力端子37
の調理レベルを論理″′0”とすると、データセレクタ
15,16,17.18は、それぞれDフリップフロッ
プ5〜8の出力を選択し、Dフリップフロップ1〜9は
シフトレジスタとして動作するようになり、Dフリップ
フロップ6〜9にセットされた信号、すなわち出力端子
31〜34上の信号をシリアル出力端子20からシリア
ルに読出すことができる。
以上のように1本集積回路の入力端子21〜25及び出
力端子31〜34を使用することなく。
力端子31〜34を使用することなく。
4つの入出力端子19,20,36.37とクロック入
力端子35を用いることにより本集積回路の論理機能を
行なわせ機能試験を行なうことができる。
力端子35を用いることにより本集積回路の論理機能を
行なわせ機能試験を行なうことができる。
上記実施例においては論理反転ゲートとしてNANDゲ
ートを使用したが1本発明はこれに限定されず、論理を
反転するゲートであればどのゲートであっても良い。
ートを使用したが1本発明はこれに限定されず、論理を
反転するゲートであればどのゲートであっても良い。
以上詳細に説明したように1本発明は、集積回路の入力
をシフトレジスタへのシリアル入力に切換え、またその
出力を一旦シフトレジスタヘセットしてからシリアルに
読出すようにしたので、より少ない信号端子でその集積
回路の機能試験を実施できる効果がある。
をシフトレジスタへのシリアル入力に切換え、またその
出力を一旦シフトレジスタヘセットしてからシリアルに
読出すようにしたので、より少ない信号端子でその集積
回路の機能試験を実施できる効果がある。
第1図は従来の集積回路の論理機能部の一例のブロック
図、第2図は本発明の一実施例のブロック図、第3図は
第2図に示すDフリップフロップの詳細回路図、第4図
は第2図に示すデータセレクタの詳細回路図である。 1〜9・・・・・・Dフリップフロップ、10−18・
・・・・・2人カデータセレクタ、19・・・・・・シ
リアル入力端子、20・・・・・・シリアル出力端子、
21〜25・・・・・・外部信号入力端子、26〜30
・・・・・・入力端子。 31〜34・・・・・・出力端子、35・・・・・・第
1のクロック信号入力端子、36・・・・・・第2のク
ロック(1号入力端子、37・・・・・・データセレク
タ制御入力端子、38.39・・・・・・電源端子、4
0・・・・・・論理機能部。 50・・・・・・第1のシフトレジスタ、51・・・・
・・入力端子、52・・・・・・出力端子、53・・・
・・・クロック信号入力端子、60・・・・・・第2の
シフトレジスタ、70・・・・・・第1のデータセレク
ト部、71.72・・・・・・入力端子、73・・・・
・・出力端子、74・・・・・・データセレクタ制御端
子、80・・・・・・第2のデータセレクト部。 90・・・・・・論理反転ゲート。
図、第2図は本発明の一実施例のブロック図、第3図は
第2図に示すDフリップフロップの詳細回路図、第4図
は第2図に示すデータセレクタの詳細回路図である。 1〜9・・・・・・Dフリップフロップ、10−18・
・・・・・2人カデータセレクタ、19・・・・・・シ
リアル入力端子、20・・・・・・シリアル出力端子、
21〜25・・・・・・外部信号入力端子、26〜30
・・・・・・入力端子。 31〜34・・・・・・出力端子、35・・・・・・第
1のクロック信号入力端子、36・・・・・・第2のク
ロック(1号入力端子、37・・・・・・データセレク
タ制御入力端子、38.39・・・・・・電源端子、4
0・・・・・・論理機能部。 50・・・・・・第1のシフトレジスタ、51・・・・
・・入力端子、52・・・・・・出力端子、53・・・
・・・クロック信号入力端子、60・・・・・・第2の
シフトレジスタ、70・・・・・・第1のデータセレク
ト部、71.72・・・・・・入力端子、73・・・・
・・出力端子、74・・・・・・データセレクタ制御端
子、80・・・・・・第2のデータセレクト部。 90・・・・・・論理反転ゲート。
Claims (1)
- 少くとも一つの論理回路で構成されN(Nは1以上の整
数)個の入力端子とM(Mは1以上の整数)個の出力端
子と第1のクロック信号を入力する第1のクロック信号
入力端子と電源端子とを有する論理機能部と、N個の出
力端子と外部信号を入力するシリアル入力端子と第2の
クロック信号入力端子とを有し外部信号をシリアルにセ
ットすることのできる第1のシフトレジスタと、一方の
入力端子が前記ルlのシフトレジスタの出力端子に接続
し他方の入力端子が外部信号入力端に接続する二つの入
力端子と前記論理機能部の入力端子に接続する出力端子
とデータセレクタ制御信号を入力するデータセレクタ制
御入力端子とを有し前記データセレクタ制御信号により
前記第1のシフトレジスタの出力信号か前記外部信号の
いずれかを選択する2人力データセレクタをN個並列し
て成る第1のデータセレクト部と1M個の入力端子とM
個の出力端子と1個のシリアル出力端子と第2のクロッ
ク信号を入力する第2クロツク信号入力端子とを有し前
記入力端子に入力する信号をパラレルに入力してセット
しシリアルに出力することのできる第2のシフトレジス
タと、一方の入力端子が前記論理機能部の出力端子に接
続し他方の入力端子が前記第1もしくは第2のシフトレ
ジスタの出力端子に接続する二つの入力端子と前記デー
タセレクト制御入力端子に論理反転ゲートを介して接続
し前記データセレクト制御信号の論理反転信号を入力す
るデータセレクト制御端子とを有し前記データセレクト
制御信号の論理反転信号により前記論理機能部から出力
される前記第2のシフトレジスタにデータセットするか
あるいは前記第2のシフトレジスタをシフトレジスタと
してシフトさせるかのいずれかを選択する2人力データ
セレクタをM個並列して成る第2のデータセレクト部と
を含むことを特徴とする集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58186542A JPS6077518A (ja) | 1983-10-05 | 1983-10-05 | 集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58186542A JPS6077518A (ja) | 1983-10-05 | 1983-10-05 | 集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6077518A true JPS6077518A (ja) | 1985-05-02 |
Family
ID=16190320
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58186542A Pending JPS6077518A (ja) | 1983-10-05 | 1983-10-05 | 集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6077518A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6370176A (ja) * | 1986-09-11 | 1988-03-30 | Sony Corp | Ic回路 |
JPH01295181A (ja) * | 1988-05-23 | 1989-11-28 | Hitachi Ltd | 半導体集積回路装置 |
JPH02162272A (ja) * | 1988-12-15 | 1990-06-21 | Nec Corp | 半導体集積回路装置 |
-
1983
- 1983-10-05 JP JP58186542A patent/JPS6077518A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6370176A (ja) * | 1986-09-11 | 1988-03-30 | Sony Corp | Ic回路 |
JPH01295181A (ja) * | 1988-05-23 | 1989-11-28 | Hitachi Ltd | 半導体集積回路装置 |
JPH02162272A (ja) * | 1988-12-15 | 1990-06-21 | Nec Corp | 半導体集積回路装置 |
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