JPS62102170A - 試験回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 試験回路において、試験モードの命令コードを第１の外
部端子、シリアル・インタフェースを介してデコーダに
加える。デコーダでこれをデコードしてこの回路を試、
験モードの状態にすると、ディジタル回路の試験が行わ
れ、被試験ディジタル回路の出力が出力用に切替えた第
２の外部端子を介して取出される様にした。

この時、外部端子は運用時と試験時と共通に使用するの
で、試験用の外部端子数が削減され、パッケージの小型
化が可能となる。

〔産業上の利用分野〕

本発明は、集積回路内に設けられた試験回路の改良に関
するものである。

一般に、集積回路（以下ＩＣと省略する）は多数のディ
ジタル回路を含んでいるが、ＩＣの製造が完了した時に
、内部の回路が正常に動作するか否かを試験する必要が
ある。

一方、ＩＣパッケージの大きさは外部端子の数に対応し
て決められているので、外部端子の数をできるだけ少な
くして、パッケージを小型化することが必要である。

〔従来の技術〕

第３図は従来例の構成図を示す。

図において、ＩＣ内部に形成されたディジタル回路を、
例えば４つのブロックに分け、更に各ブロックを４つに
分はサブブロック１１〜１４を作る。

今、ディジタル回路１２　（斜線の部分）を試験の為に
選択するには、外部端子２０及び３０よりサブブロック
セレクタ２及びブロックセレクタ３に被試験ディジタル
回路のサブブロック番号の１２及びプロ、り番号の２２
を入力する。

そこで、外部端子２０より加えられたサブブロック番号
で全てのサブブロックセレクタがディジタル回路１２を
選択する。次に、ブロック番号の２２によりブロックセ
レクタ３はサブブロックセレクタ２２を選択するので、
斜線部分のディジタル回路１２の出力が試験用外°部端
子３１を介して外部に取出される。

ここで、セレクト信号は外部端子２０，３０に並列で入
力するが、上記の場合はサブブロックセレクタ用として
２ビツト、ブロックセレクタ用として２ビツト使用する
ので４端子が必要である。又、外部端子３１は８ビツト
で出力されるので、８端子となり、合計で１２端子が試
験用に取られ、全端子数が例えば６４の時は約２０χが
試験専用の外部端子となる。

〔発明が解決しようとする問題点〕

この様に、試験専用の外部端子の数は試験項目を同じと
すれば、ＩＣの中に含まれるディジタル回路の規模に対
応して増加するので、回路規模が大きい時はＩＣパッケ
ージが大きくなり、コストアンプになると云う問題点が
ある。

〔問題点を解決する為の手段〕　　゛ 上記の問題点は、第１の外部端子９より直列で入力する
試験モードの命令コードを並列に変換すると共に、試験
モード設定信号が入力するとスタート信号が入力するま
で、データ入力を断にするシリアル・インタフェース４
と、該シリアル・インタフェースの出力をデコードして
試験モード設定信号を送出するデコーダ６と、 該命令コードに入っているブロック及びサブブロック番
号をロードし、該試験モード設定信号が加えられるとカ
ウント動作状態となるカウンタ５と、該試験モード設定
信号が入力した時、第２の外部端子１０を人ノｊ用から
出力用に切替えて、該被試験ディジタル回路の出力を外
部に取出せる様にする入出力バアファ７と、 試験モードでない時に入力用となる該第２の外部端子と
入出力バアファを介して入力した試験条件のデータをラ
ッチするラッチ回路８とからなる本・　発明の試験回路
により解決される。

〔作用〕

本発明は、試験専用の外部端子を設けず、運用中に使用
する外部端子を試験時にも使用する様にした。

即ち、試験の際に入力する試験モードの命令コードがデ
コーダ６でデコードされ、ここから試験モード設定信号
がシリアル・インタフェース４゜カウンタ５．入出力ブ
アファ７に送出される。

そこで、シリアル・インタフェースはスタート信号が第
１の外部端子９のＳＴ部端子入力するまでは新しいデー
タを受付けない様にすると共に、カウンタはカウント動
作状態となって被試験ディジタル回路を指定する。一方
、入出力バアファは第２の外部端子１０を出力用にして
、被試験ディジタル回路の出力が取出せる様にした。

そこで、試験専用の外部端子が不要となり、端子数が削
減され、ＩＣパッケージが小型化され、コストダウンに
なる。

〔実施例〕

第１図は本発明の構成図を示す。

図において、ＩＣの内部に設けられた試験回路は、指定
したディジタル回路の出力を外部端子を介して測定器に
送出する為のもである。尚、ディジタル回路１の区分け
は従来例と同じとする。

さて、試験を行うために、スタート信号（以下ＳＴ倍信
号省略する）を第１の外部端子９のＳＴ部端からシリア
ル・インタフェース４に加え、シリアル・データの入力
開始を指示した後、クロックがＣＬＫ端子より、このク
ロックに同期した試験モード、ブロック番号、サブブロ
ック番号が含まれている命令コードがＤＡＴ／ｌ端子よ
り入力するので、この２種類の番号がカウンタ５にロー
ドされる。

そして、上記の命令コードがデコーダ６にデコードされ
ると、ここから試験モード設定信号がシリアル・インタ
ツース４．カウンタ５．入出カバソファ　（以下Ｉ１０
バアファと省略する）７に送出されるので、シリアル・
インタフェースはＳＴ信号が入力するまでは新しい命令
を入力しない様にし、カウンタ５はクロックが入力する
とカウントアンプの動作をし、Ｉ１０バアファは第２の
外部端子１０を出力用にし、試験ｔ＄備が完了する。

そこで、カウンタよりのサブブロック番号（下２桁の数
字）がサブセレクタ２に送られ、その番号に対応するデ
ィジタル回路から送られた出力が選択される。又、カウ
ンタよりのブロック番号（上２桁の数字）に対応するサ
ブブロックセレクタ２を選択して所定の被試験ディジタ
ル回路の出力が、Ｉ１０バアファ７を介して第２の外部
端子ｌＯからＩＣ外部に取出される。

次に、クロックが１つ入力すると、カウンタはｌだけカ
ウントアンプし、次の番号のサブブロックに対応するデ
ィジタル回路の信号を外部に出力するので、これを繰り
返せば全てのディジタル回路の試験を行うことができる
。

尚、試験モードになる前は第２の外部端子１０は入力用
になっているので、例えば試験条件を外部から入力して
、イネーブル端子１１よりのイネ−プル信号によりラン
チ回路８にラッチし、試験の際にそれをディジタル回路
に供給する。

第３図は本発明の別の実施例のブロック図を示す。

図に示す様に、Ｉ１０バアファ７の代わりにセレクタ１
２を用いて、試験モード以外の時はディジタル信号を第
２の外部端子１０に出力する。

〔発明の効果〕 以上詳細に説明した様に、外部端子を運用中も試験中も
使用する様にしたので、試験用の外部端子数を削減する
ことができると共に、ＩＣパッケージの小型化の効果が
得られる。又、コストダウンになる。

【図面の簡単な説明】

第１図は本発明の実施例の構成図、 第２図は本発明の別の実施例の構成図、第３図は従来例
の構成図を示す。 図において、 １は被試験ディジタル回路、 ２はサブブロックセレクタ、 ３はブロックセレクタ、 ４はシリアル・インタフェース、 ５はカウンタ、 ６はデコーダ、 ７はＩ１０ブアファ、 ８はラッチ回路、 ９は第１の外部端子、 １０は第２の外部端°子を示す。 主沼期○曵施例ｅ嶺試口 竿１２ ボ企耳ｐ別Ｑ実施序い精柩口 峯　２　■

Claims (1)

1. 【特許請求の範囲】 集積回路内の多数の被試験デイジタル回路（１）を複数
   個のブロックに分け、それぞれのブロックに含まれるデ
   イジタル回路を更にサブブロックに分け、ブロックセレ
   クタ（３）及びサブブロックセレクタ（２）を駆動して
   該被試験ディジタル回路の出力を外部に取出す試験回路
   において、 第１の外部端子（９）より直列で入力する試験モードの
   命令コードを並列に変換すると共に、試験モード設定信
   号が入力するとスタート信号が入力するまで、データ入
   力を断にするシリアル・インタフェース（４）と、該シ
   リアル・インタフェースの出力をデコードして試験モー
   ド設定信号を送出するデコーダ（６）と、 該命令コードに入っているブロック及びサブブロック番
   号をロードし、該試験モード設定信号が加えられるとカ
   ウント動作状態となるカウンタ（５）と、該試験モード
   設定信号が入力した時、第２の外部端子（１０）を入力
   用から出力用に切替えて、該被試験ディジタル回路の出
   力を外部に取出せる様にする入出力バァファ（７）と、 試験モードでない時に入力用となる該第２の外部端子と
   入出力バァファを介して入力した試験条件のデータをラ
   ッチするラッチ回路（８）とを設けたことを特徴とする
   試験回路。