JPS62102170A - 試験回路 - Google Patents
試験回路Info
- Publication number
- JPS62102170A JPS62102170A JP60243154A JP24315485A JPS62102170A JP S62102170 A JPS62102170 A JP S62102170A JP 60243154 A JP60243154 A JP 60243154A JP 24315485 A JP24315485 A JP 24315485A JP S62102170 A JPS62102170 A JP S62102170A
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- Japan
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- input
- output
- test
- external terminal
- test mode
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- Semiconductor Integrated Circuits (AREA)
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
試験回路において、試験モードの命令コードを第1の外
部端子、シリアル・インタフェースを介してデコーダに
加える。デコーダでこれをデコードしてこの回路を試、
験モードの状態にすると、ディジタル回路の試験が行わ
れ、被試験ディジタル回路の出力が出力用に切替えた第
2の外部端子を介して取出される様にした。
部端子、シリアル・インタフェースを介してデコーダに
加える。デコーダでこれをデコードしてこの回路を試、
験モードの状態にすると、ディジタル回路の試験が行わ
れ、被試験ディジタル回路の出力が出力用に切替えた第
2の外部端子を介して取出される様にした。
この時、外部端子は運用時と試験時と共通に使用するの
で、試験用の外部端子数が削減され、パッケージの小型
化が可能となる。
で、試験用の外部端子数が削減され、パッケージの小型
化が可能となる。
本発明は、集積回路内に設けられた試験回路の改良に関
するものである。
するものである。
一般に、集積回路(以下ICと省略する)は多数のディ
ジタル回路を含んでいるが、ICの製造が完了した時に
、内部の回路が正常に動作するか否かを試験する必要が
ある。
ジタル回路を含んでいるが、ICの製造が完了した時に
、内部の回路が正常に動作するか否かを試験する必要が
ある。
一方、ICパッケージの大きさは外部端子の数に対応し
て決められているので、外部端子の数をできるだけ少な
くして、パッケージを小型化することが必要である。
て決められているので、外部端子の数をできるだけ少な
くして、パッケージを小型化することが必要である。
第3図は従来例の構成図を示す。
図において、IC内部に形成されたディジタル回路を、
例えば4つのブロックに分け、更に各ブロックを4つに
分はサブブロック11〜14を作る。
例えば4つのブロックに分け、更に各ブロックを4つに
分はサブブロック11〜14を作る。
今、ディジタル回路12 (斜線の部分)を試験の為に
選択するには、外部端子20及び30よりサブブロック
セレクタ2及びブロックセレクタ3に被試験ディジタル
回路のサブブロック番号の12及びプロ、り番号の22
を入力する。
選択するには、外部端子20及び30よりサブブロック
セレクタ2及びブロックセレクタ3に被試験ディジタル
回路のサブブロック番号の12及びプロ、り番号の22
を入力する。
そこで、外部端子20より加えられたサブブロック番号
で全てのサブブロックセレクタがディジタル回路12を
選択する。次に、ブロック番号の22によりブロックセ
レクタ3はサブブロックセレクタ22を選択するので、
斜線部分のディジタル回路12の出力が試験用外°部端
子31を介して外部に取出される。
で全てのサブブロックセレクタがディジタル回路12を
選択する。次に、ブロック番号の22によりブロックセ
レクタ3はサブブロックセレクタ22を選択するので、
斜線部分のディジタル回路12の出力が試験用外°部端
子31を介して外部に取出される。
ここで、セレクト信号は外部端子20,30に並列で入
力するが、上記の場合はサブブロックセレクタ用として
2ビツト、ブロックセレクタ用として2ビツト使用する
ので4端子が必要である。又、外部端子31は8ビツト
で出力されるので、8端子となり、合計で12端子が試
験用に取られ、全端子数が例えば64の時は約20χが
試験専用の外部端子となる。
力するが、上記の場合はサブブロックセレクタ用として
2ビツト、ブロックセレクタ用として2ビツト使用する
ので4端子が必要である。又、外部端子31は8ビツト
で出力されるので、8端子となり、合計で12端子が試
験用に取られ、全端子数が例えば64の時は約20χが
試験専用の外部端子となる。
この様に、試験専用の外部端子の数は試験項目を同じと
すれば、ICの中に含まれるディジタル回路の規模に対
応して増加するので、回路規模が大きい時はICパッケ
ージが大きくなり、コストアンプになると云う問題点が
ある。
すれば、ICの中に含まれるディジタル回路の規模に対
応して増加するので、回路規模が大きい時はICパッケ
ージが大きくなり、コストアンプになると云う問題点が
ある。
〔問題点を解決する為の手段〕 ゛
上記の問題点は、第1の外部端子9より直列で入力する
試験モードの命令コードを並列に変換すると共に、試験
モード設定信号が入力するとスタート信号が入力するま
で、データ入力を断にするシリアル・インタフェース4
と、該シリアル・インタフェースの出力をデコードして
試験モード設定信号を送出するデコーダ6と、 該命令コードに入っているブロック及びサブブロック番
号をロードし、該試験モード設定信号が加えられるとカ
ウント動作状態となるカウンタ5と、該試験モード設定
信号が入力した時、第2の外部端子10を人ノj用から
出力用に切替えて、該被試験ディジタル回路の出力を外
部に取出せる様にする入出力バアファ7と、 試験モードでない時に入力用となる該第2の外部端子と
入出力バアファを介して入力した試験条件のデータをラ
ッチするラッチ回路8とからなる本・ 発明の試験回路
により解決される。
試験モードの命令コードを並列に変換すると共に、試験
モード設定信号が入力するとスタート信号が入力するま
で、データ入力を断にするシリアル・インタフェース4
と、該シリアル・インタフェースの出力をデコードして
試験モード設定信号を送出するデコーダ6と、 該命令コードに入っているブロック及びサブブロック番
号をロードし、該試験モード設定信号が加えられるとカ
ウント動作状態となるカウンタ5と、該試験モード設定
信号が入力した時、第2の外部端子10を人ノj用から
出力用に切替えて、該被試験ディジタル回路の出力を外
部に取出せる様にする入出力バアファ7と、 試験モードでない時に入力用となる該第2の外部端子と
入出力バアファを介して入力した試験条件のデータをラ
ッチするラッチ回路8とからなる本・ 発明の試験回路
により解決される。
本発明は、試験専用の外部端子を設けず、運用中に使用
する外部端子を試験時にも使用する様にした。
する外部端子を試験時にも使用する様にした。
即ち、試験の際に入力する試験モードの命令コードがデ
コーダ6でデコードされ、ここから試験モード設定信号
がシリアル・インタフェース4゜カウンタ5.入出力ブ
アファ7に送出される。
コーダ6でデコードされ、ここから試験モード設定信号
がシリアル・インタフェース4゜カウンタ5.入出力ブ
アファ7に送出される。
そこで、シリアル・インタフェースはスタート信号が第
1の外部端子9のST部端子入力するまでは新しいデー
タを受付けない様にすると共に、カウンタはカウント動
作状態となって被試験ディジタル回路を指定する。一方
、入出力バアファは第2の外部端子10を出力用にして
、被試験ディジタル回路の出力が取出せる様にした。
1の外部端子9のST部端子入力するまでは新しいデー
タを受付けない様にすると共に、カウンタはカウント動
作状態となって被試験ディジタル回路を指定する。一方
、入出力バアファは第2の外部端子10を出力用にして
、被試験ディジタル回路の出力が取出せる様にした。
そこで、試験専用の外部端子が不要となり、端子数が削
減され、ICパッケージが小型化され、コストダウンに
なる。
減され、ICパッケージが小型化され、コストダウンに
なる。
第1図は本発明の構成図を示す。
図において、ICの内部に設けられた試験回路は、指定
したディジタル回路の出力を外部端子を介して測定器に
送出する為のもである。尚、ディジタル回路1の区分け
は従来例と同じとする。
したディジタル回路の出力を外部端子を介して測定器に
送出する為のもである。尚、ディジタル回路1の区分け
は従来例と同じとする。
さて、試験を行うために、スタート信号(以下ST倍信
号省略する)を第1の外部端子9のST部端からシリア
ル・インタフェース4に加え、シリアル・データの入力
開始を指示した後、クロックがCLK端子より、このク
ロックに同期した試験モード、ブロック番号、サブブロ
ック番号が含まれている命令コードがDAT/l端子よ
り入力するので、この2種類の番号がカウンタ5にロー
ドされる。
号省略する)を第1の外部端子9のST部端からシリア
ル・インタフェース4に加え、シリアル・データの入力
開始を指示した後、クロックがCLK端子より、このク
ロックに同期した試験モード、ブロック番号、サブブロ
ック番号が含まれている命令コードがDAT/l端子よ
り入力するので、この2種類の番号がカウンタ5にロー
ドされる。
そして、上記の命令コードがデコーダ6にデコードされ
ると、ここから試験モード設定信号がシリアル・インタ
ツース4.カウンタ5.入出カバソファ (以下I10
バアファと省略する)7に送出されるので、シリアル・
インタフェースはST信号が入力するまでは新しい命令
を入力しない様にし、カウンタ5はクロックが入力する
とカウントアンプの動作をし、I10バアファは第2の
外部端子10を出力用にし、試験t$備が完了する。
ると、ここから試験モード設定信号がシリアル・インタ
ツース4.カウンタ5.入出カバソファ (以下I10
バアファと省略する)7に送出されるので、シリアル・
インタフェースはST信号が入力するまでは新しい命令
を入力しない様にし、カウンタ5はクロックが入力する
とカウントアンプの動作をし、I10バアファは第2の
外部端子10を出力用にし、試験t$備が完了する。
そこで、カウンタよりのサブブロック番号(下2桁の数
字)がサブセレクタ2に送られ、その番号に対応するデ
ィジタル回路から送られた出力が選択される。又、カウ
ンタよりのブロック番号(上2桁の数字)に対応するサ
ブブロックセレクタ2を選択して所定の被試験ディジタ
ル回路の出力が、I10バアファ7を介して第2の外部
端子lOからIC外部に取出される。
字)がサブセレクタ2に送られ、その番号に対応するデ
ィジタル回路から送られた出力が選択される。又、カウ
ンタよりのブロック番号(上2桁の数字)に対応するサ
ブブロックセレクタ2を選択して所定の被試験ディジタ
ル回路の出力が、I10バアファ7を介して第2の外部
端子lOからIC外部に取出される。
次に、クロックが1つ入力すると、カウンタはlだけカ
ウントアンプし、次の番号のサブブロックに対応するデ
ィジタル回路の信号を外部に出力するので、これを繰り
返せば全てのディジタル回路の試験を行うことができる
。
ウントアンプし、次の番号のサブブロックに対応するデ
ィジタル回路の信号を外部に出力するので、これを繰り
返せば全てのディジタル回路の試験を行うことができる
。
尚、試験モードになる前は第2の外部端子10は入力用
になっているので、例えば試験条件を外部から入力して
、イネーブル端子11よりのイネ−プル信号によりラン
チ回路8にラッチし、試験の際にそれをディジタル回路
に供給する。
になっているので、例えば試験条件を外部から入力して
、イネーブル端子11よりのイネ−プル信号によりラン
チ回路8にラッチし、試験の際にそれをディジタル回路
に供給する。
第3図は本発明の別の実施例のブロック図を示す。
図に示す様に、I10バアファ7の代わりにセレクタ1
2を用いて、試験モード以外の時はディジタル信号を第
2の外部端子10に出力する。
2を用いて、試験モード以外の時はディジタル信号を第
2の外部端子10に出力する。
〔発明の効果〕
以上詳細に説明した様に、外部端子を運用中も試験中も
使用する様にしたので、試験用の外部端子数を削減する
ことができると共に、ICパッケージの小型化の効果が
得られる。又、コストダウンになる。
使用する様にしたので、試験用の外部端子数を削減する
ことができると共に、ICパッケージの小型化の効果が
得られる。又、コストダウンになる。
第1図は本発明の実施例の構成図、
第2図は本発明の別の実施例の構成図、第3図は従来例
の構成図を示す。 図において、 1は被試験ディジタル回路、 2はサブブロックセレクタ、 3はブロックセレクタ、 4はシリアル・インタフェース、 5はカウンタ、 6はデコーダ、 7はI10ブアファ、 8はラッチ回路、 9は第1の外部端子、 10は第2の外部端°子を示す。 主沼期○曵施例e嶺試口 竿12 ボ企耳p別Q実施序い精柩口 峯 2 ■
の構成図を示す。 図において、 1は被試験ディジタル回路、 2はサブブロックセレクタ、 3はブロックセレクタ、 4はシリアル・インタフェース、 5はカウンタ、 6はデコーダ、 7はI10ブアファ、 8はラッチ回路、 9は第1の外部端子、 10は第2の外部端°子を示す。 主沼期○曵施例e嶺試口 竿12 ボ企耳p別Q実施序い精柩口 峯 2 ■
Claims (1)
- 【特許請求の範囲】 集積回路内の多数の被試験デイジタル回路(1)を複数
個のブロックに分け、それぞれのブロックに含まれるデ
イジタル回路を更にサブブロックに分け、ブロックセレ
クタ(3)及びサブブロックセレクタ(2)を駆動して
該被試験ディジタル回路の出力を外部に取出す試験回路
において、 第1の外部端子(9)より直列で入力する試験モードの
命令コードを並列に変換すると共に、試験モード設定信
号が入力するとスタート信号が入力するまで、データ入
力を断にするシリアル・インタフェース(4)と、該シ
リアル・インタフェースの出力をデコードして試験モー
ド設定信号を送出するデコーダ(6)と、 該命令コードに入っているブロック及びサブブロック番
号をロードし、該試験モード設定信号が加えられるとカ
ウント動作状態となるカウンタ(5)と、該試験モード
設定信号が入力した時、第2の外部端子(10)を入力
用から出力用に切替えて、該被試験ディジタル回路の出
力を外部に取出せる様にする入出力バァファ(7)と、 試験モードでない時に入力用となる該第2の外部端子と
入出力バァファを介して入力した試験条件のデータをラ
ッチするラッチ回路(8)とを設けたことを特徴とする
試験回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60243154A JPH0782070B2 (ja) | 1985-10-30 | 1985-10-30 | 試験回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60243154A JPH0782070B2 (ja) | 1985-10-30 | 1985-10-30 | 試験回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS62102170A true JPS62102170A (ja) | 1987-05-12 |
JPH0782070B2 JPH0782070B2 (ja) | 1995-09-06 |
Family
ID=17099604
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60243154A Expired - Lifetime JPH0782070B2 (ja) | 1985-10-30 | 1985-10-30 | 試験回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0782070B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN111929570A (zh) * | 2020-10-12 | 2020-11-13 | 上海海栎创微电子有限公司 | 状态检测电路及控制检测方法 |
-
1985
- 1985-10-30 JP JP60243154A patent/JPH0782070B2/ja not_active Expired - Lifetime
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN111929570A (zh) * | 2020-10-12 | 2020-11-13 | 上海海栎创微电子有限公司 | 状态检测电路及控制检测方法 |
Also Published As
Publication number | Publication date |
---|---|
JPH0782070B2 (ja) | 1995-09-06 |
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