JPH0238877A - Large scale digital integrated circuit - Google Patents

Abstract

PURPOSE:To facilitate the testing of a custom LSI packaged base by arranging shift registers with the number of bits the same as the number of output terminals to pick up input information at a desired point from an output as obtained by ORing of all inputs and a selector for selecting an output thereof. CONSTITUTION:Data are inputted at terminals 10, 11 and 12 synchronizing a shift clock inputted at a terminal 46 and after a computation with an OR circuit, it is taken into a 4-bit shift register 52. Then, a select signal of a 4 circuit 2-1 selector 57 is obtained with the control of an input terminal 47 and an output of the shift register 52 is sent out. The resulting information value controls an IC on a base connected to an output of a large digital IC thereby facilitating a testing.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は大規模ディジタル集積回路、特にカスタムＬＳ
Ｉを実装したボードの試験を容易にするための試験回路
を内蔵した大規模ディジタル集積回路に関する。[Detailed Description of the Invention] [Field of Industrial Application] The present invention is applicable to large-scale digital integrated circuits, especially custom LS
The present invention relates to a large-scale digital integrated circuit with a built-in test circuit for facilitating testing of a board on which I is mounted.

〔従来の技術〕[Conventional technology]

従来、この種の大規模ディジタル集積回路を実装したボ
ードの試験は、試験を容易にするため、回路を切断し入
力・出力端子として外部端子に出力する方法等が行われ
ていた。Conventionally, when testing a board on which this type of large-scale digital integrated circuit is mounted, a method has been used in order to facilitate the test, such as cutting off the circuit and outputting it to an external terminal as an input/output terminal.

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

上述した従来の方法はボードの入出力端子が試験用とし
て多数必要とされるが、回路が大規模になるにつれボー
ドの入出力端子も多く必要とされるので、この方法には
限界がある。The conventional method described above requires a large number of input/output terminals on the board for testing purposes, but as the scale of the circuit increases, more input/output terminals on the board are required, so this method has its limitations.

本発明の目的は前記課題を解決した大規模ディジタル集
積回路を提供することにある。An object of the present invention is to provide a large-scale digital integrated circuit that solves the above problems.

〔課題を解決するための手段〕[Means to solve the problem]

前記目的を達成するため、本発明は大規模ディジタル集
積回路において、全入力をＯＲ論理した出力から任意の
時点で入力情報を取り込む出力端子数と同じビット数を
有するシフトレジスタと、ｖｉ。To achieve the above object, the present invention provides a shift register having the same number of bits as the number of output terminals that takes in input information at any time from an output obtained by ORing all inputs in a large-scale digital integrated circuit;

シフトレジスタの出力を出力端子に選択するセレクタと
を有するものである。It has a selector that selects the output of the shift register as an output terminal.

〔実施例〕〔Example〕

以下１本発明を図により説明する。 The present invention will be explained below with reference to the drawings.

第１図（ａ）、（ｂ）は本発明の一実施例を示すブロッ
ク図である。FIGS. 1(a) and 1(b) are block diagrams showing one embodiment of the present invention.

本発明は第１図（ａ）に示す回路ブロックに第１図（ｂ
）に示す試験回路５８を付加したものである。The present invention is based on the circuit block shown in FIG. 1(a) as shown in FIG.
) is added with a test circuit 58 shown in FIG.

第１図（ａ）において、入力端子１０，１１．１２は入
カバソファ回路１３，１４．１５を経て機能回路１９０
入力１６゜１７．１８に接続されている。In FIG. 1(a), the input terminals 10, 11.12 are connected to the functional circuit 190 via the input cover sofa circuits 13, 14.15.
Connected to input 16°17.18.

機能回路１９の出力２０．２１　、２２．２３は出カバ
ソファ回路３７．３＆、３９．４０を経て出力端子４１
，４２，４３．４４に接続されている。Outputs 20.21 and 22.23 of the functional circuit 19 are output to the output terminal 41 via output sofa circuits 37.3 & 39.40.
, 42, 43, and 44.

第１図（ｂ）において、入カバソファ回路１３，１４．
１５は３人力ＯＲ回路４５の入力１，２．３に接続され
、その出力４は４ビツトシフトレジスタ５２のシリアル
人力５１に接続される。In FIG. 1(b), the input cover sofa circuits 13, 14 .
15 is connected to inputs 1, 2.3 of a three-way OR circuit 45, and its output 4 is connected to a serial input 51 of a 4-bit shift register 52.

シフトクロック入力端子４６は入カバソファ回路４９を
経て４ビツトシフトレジスタ５２のシフトクロック人力
５９に接続される。The shift clock input terminal 46 is connected to a shift clock input 59 of a 4-bit shift register 52 via an input bassine circuit 49.

４ビツトシフトレジスタ５２の出力５３，５４，５５．
５６は４回路２−１セレクタ５７の一方の入力２４，２
６，２８．３０にそれぞれ接続され、他方の入力２５，
２７，２９，３１は機能回路１９の出力２０〜２３に接
続される。Outputs 53, 54, 55 . of the 4-bit shift register 52.
56 is one input 24, 2 of the 4-circuit 2-1 selector 57.
6, 28, and 30, respectively, and the other input 25,
27, 29, and 31 are connected to outputs 20 to 23 of the functional circuit 19.

４回路２−１セレクタ５７の出力３３〜３６は出カバソ
ファ回路３７〜４０に接続されている。Outputs 33-36 of the four-circuit 2-1 selector 57 are connected to output sofa circuits 37-40.

４回路２−１セレクタ、５７のセレクト信号は入力端子
４７から入力バッフ７回路５０を経てセレクト人力３２
に入力される。4 circuit 2-1 selector, 57 select signal is input from input terminal 47 through input buffer 7 circuit 50 to select human power 32
is input.

次にこの動作について説明する。Next, this operation will be explained.

ボード試験をするときは大規模ディジタル集積回路の中
は別途ＬＳＩテスタで試験するか、ボード、端子に直接
入出力端子を出してそこから試験できるようにしておく
、ここではこの大規模ディジタル集積回路は試験せず、
この大規模ディジタル集積回路の出力に接続されている
外部回路をいかにこの回路の入力から信号を送出するこ
とで試験するかについて説明する。When testing a large-scale digital integrated circuit, test the inside of a large-scale digital integrated circuit using a separate LSI tester, or connect input/output terminals directly to the board and terminals so that testing can be performed from there. is not tested,
A description will be given of how an external circuit connected to the output of this large-scale digital integrated circuit is tested by sending a signal from the input of this circuit.

入力端子４６から入力するシフトクロックと同期を取り
ながら入力端子１０，１１．１２から入力されるデータ
をＯＲ回路４５でＯＲ演算後、４ビツトシフトレジスタ
５２に取り込む６次に４回路２−１セレクタ５７のセレ
クト信号を入力端子４７を制御することでシフトレジス
タ５２の出力を出力端子に送出する。この情報値はこの
大規模ディジタル集積回路の出力に接続されるボード上
の集積回路を制御するものである。The OR circuit 45 performs an OR operation on the data input from the input terminals 10, 11, and 12 while synchronizing with the shift clock input from the input terminal 46, and then inputs the data into the 4-bit shift register 52. 6th and 4th circuits 2-1 selector By controlling the input terminal 47 with the select signal 57, the output of the shift register 52 is sent to the output terminal. This information value controls the integrated circuits on the board that are connected to the outputs of this large scale digital integrated circuit.

〔発明の効果〕〔Effect of the invention〕

以上説明したように本発明は大規模ディジタル集積回路
、特にカスタムＬＳＩの内部にボード用の試験回路を内
蔵することで、大規模ディジタル集積回路を実装したボ
ードを容易に試験することができる効果がある。As explained above, the present invention has the effect that a board on which a large-scale digital integrated circuit is mounted can be easily tested by incorporating a test circuit for the board inside a large-scale digital integrated circuit, especially a custom LSI. be.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図（ａ）、　（ｂ）は本発明の一実施例を示すブロ
ック図である。 ＋０．１１，１２，４６．４７・・・入力端子１３．１
４．Ｉｓ、４９．５０・・・入力バッフ７回路１９・・
・機能回路 ３７．３ｇ、３９．４０・・・出力バッフ７回路４５・
・・３人力ＯＲ回路 ５２・・・４ビツトシフトレジスタ ５７・・・・１回路２−１セレクタ ｒ’？　ＲｎｒｉＪ％ 第１図 特許出願人　　日本電気株式会社FIGS. 1(a) and 1(b) are block diagrams showing one embodiment of the present invention. +0.11, 12, 46.47...Input terminal 13.1
4. Is, 49.50... Input buffer 7 circuit 19...
・Functional circuit 37.3g, 39.40...Output buffer 7 circuit 45・
...3-man OR circuit 52...4-bit shift register 57...1 circuit 2-1 selector r'? RnriJ% Figure 1 Patent applicant NEC Corporation

Claims (1)

【特許請求の範囲】[Claims] （１）大規模ディジタル集積回路において、全入力をＯ
Ｒ論理した出力から任意の時点で入力情報を取り込む出
力端子数と同じビット数を有するシフトレジスタと、該
シフトレジスタの出力を出力端子に選択するセレクタと
を有することを特徴とする大規模ディジタル集積回路。(1) In large-scale digital integrated circuits, all inputs are
A large-scale digital integration characterized by having a shift register having the same number of bits as the number of output terminals that takes in input information from the output of R logic at any time, and a selector that selects the output of the shift register as the output terminal. circuit.