JPH04325999A - シフトレジスタのテスト回路 - Google Patents
シフトレジスタのテスト回路Info
- Publication number
- JPH04325999A JPH04325999A JP3095746A JP9574691A JPH04325999A JP H04325999 A JPH04325999 A JP H04325999A JP 3095746 A JP3095746 A JP 3095746A JP 9574691 A JP9574691 A JP 9574691A JP H04325999 A JPH04325999 A JP H04325999A
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- JP
- Japan
- Prior art keywords
- output
- input
- shift register
- gate
- stage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012360 testing method Methods 0.000 title claims abstract description 40
- 230000000295 complement effect Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 2
Landscapes
- Shift Register Type Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、デジタル信号を取り扱
う集積回路に内蔵されるシフトレジスタのテスト回路に
関する。
う集積回路に内蔵されるシフトレジスタのテスト回路に
関する。
【０００２】
【従来の技術】一般に、シフトレジスタは、デジタルデ
ータの遅延とデータ保持の目的で使用される場合が多い
。例えば、映像信号をＡ／Ｄ変換して所定の信号処理を
するようなデジタル信号処理用集積回路では、８ビット
のデジタルデータをパラレルに入力し、このデータをシ
フトクロックに従って順次シフトするシフトレジスタが
内蔵される。
ータの遅延とデータ保持の目的で使用される場合が多い
。例えば、映像信号をＡ／Ｄ変換して所定の信号処理を
するようなデジタル信号処理用集積回路では、８ビット
のデジタルデータをパラレルに入力し、このデータをシ
フトクロックに従って順次シフトするシフトレジスタが
内蔵される。
【０００３】図２は、８ビットのデジタルデータをシフ
トクロックにしたがって順次入力するパラレルシフトレ
ジスタである。即ち、パラレルシフトレジスタは、８個
のシリアルシフトレジスタ１から構成され、デジタルデ
ータの各ビットは各々シフトレジスタのデータ入力に印
加される。また、シフトレジスタ１は、Ｄ−ＦＦ２が複
数従属接続されて構成され、各シフトレジスタ１の全て
のＤ−ＦＦ２のクロック入力Ｃに共通にシフトクロック
ＳＣＫが印加される。従って、シフトクロックＳＣＫに
同期して印加される８ビットデジタルデータは、シフト
クロックＳＣＫに従って順次パラレルにシフトされる。
トクロックにしたがって順次入力するパラレルシフトレ
ジスタである。即ち、パラレルシフトレジスタは、８個
のシリアルシフトレジスタ１から構成され、デジタルデ
ータの各ビットは各々シフトレジスタのデータ入力に印
加される。また、シフトレジスタ１は、Ｄ−ＦＦ２が複
数従属接続されて構成され、各シフトレジスタ１の全て
のＤ−ＦＦ２のクロック入力Ｃに共通にシフトクロック
ＳＣＫが印加される。従って、シフトクロックＳＣＫに
同期して印加される８ビットデジタルデータは、シフト
クロックＳＣＫに従って順次パラレルにシフトされる。
【０００４】このようなシフトレジスタを内蔵する集積
回路では、生産された集積回路が良品であるか否かを検
査する際に、シフトレジスタの動作テストを行わなけれ
ばならない。従来のシフトレジスタのテスト方法は、シ
フトレジスタに印加する８ビットデータをシフトレジス
タの段数分用意し、これをシフトレジスタに順次シフト
させ、出力されるデータと入力したデータとが一致する
か否かを検出することによって、テストをしていた。
回路では、生産された集積回路が良品であるか否かを検
査する際に、シフトレジスタの動作テストを行わなけれ
ばならない。従来のシフトレジスタのテスト方法は、シ
フトレジスタに印加する８ビットデータをシフトレジス
タの段数分用意し、これをシフトレジスタに順次シフト
させ、出力されるデータと入力したデータとが一致する
か否かを検出することによって、テストをしていた。
【０００５】
【発明が解決しようとする課題】しかし、従来のシフト
レジスタのテスト方法によると、テストのためのデジタ
ルデータの入力パターンを準備しシフトレジスタの入力
に印加するとともにこれを記憶する装置及びシフトレジ
スタの出力と記憶したデジタルデータとの一致を検出す
る装置等が必要となり、集積回路のテスト装置が複雑化
する等の問題があった。特に、映像信号処理装置に使用
されるシフトレジスタは、構成段数が非常に多くなるた
め、テストのために印加するデジタルデータの数が多く
なり、テスト装置がより大きくなり、更にテスト時間も
かかる問題があった。
レジスタのテスト方法によると、テストのためのデジタ
ルデータの入力パターンを準備しシフトレジスタの入力
に印加するとともにこれを記憶する装置及びシフトレジ
スタの出力と記憶したデジタルデータとの一致を検出す
る装置等が必要となり、集積回路のテスト装置が複雑化
する等の問題があった。特に、映像信号処理装置に使用
されるシフトレジスタは、構成段数が非常に多くなるた
め、テストのために印加するデジタルデータの数が多く
なり、テスト装置がより大きくなり、更にテスト時間も
かかる問題があった。
【０００６】
【課題を解決するための手段】本発明は上述した点に鑑
みて創作されたものであり、複数のＤ−ＦＦが継続接続
され、初段のＤ−ＦＦの入力にデータが入力され、最終
段のＤ−ＦＦの出力からデータが出力されるシフトレジ
スタと、前記初段のＤ−ＦＦに設けられたセット入力及
びリセット入力と、前記複数のＤ−ＦＦのクロック入力
に印加されるシフトクロックを１／２分周するＴ−ＦＦ
と、該Ｔ−ＦＦの相補出力及びテスト信号が入力され、
出力信号を前記初段のＤ−ＦＦのセット入力とリセット
入力に交互に印加するゲート回路と、前記最終段のＤ−
ＦＦの入力と出力に入力が接続されたＥ−ＯＲゲート回
路とを備えることにより、前記テスト信号を印加した状
態で前記Ｅ−ＯＲゲート回路の出力を判定してテストを
行うものである。
みて創作されたものであり、複数のＤ−ＦＦが継続接続
され、初段のＤ−ＦＦの入力にデータが入力され、最終
段のＤ−ＦＦの出力からデータが出力されるシフトレジ
スタと、前記初段のＤ−ＦＦに設けられたセット入力及
びリセット入力と、前記複数のＤ−ＦＦのクロック入力
に印加されるシフトクロックを１／２分周するＴ−ＦＦ
と、該Ｔ−ＦＦの相補出力及びテスト信号が入力され、
出力信号を前記初段のＤ−ＦＦのセット入力とリセット
入力に交互に印加するゲート回路と、前記最終段のＤ−
ＦＦの入力と出力に入力が接続されたＥ−ＯＲゲート回
路とを備えることにより、前記テスト信号を印加した状
態で前記Ｅ−ＯＲゲート回路の出力を判定してテストを
行うものである。
【０００７】
【作用】上述の手段において、テスト信号を印加すると
、シフトクロックＳＣＫを分周するＴ−ＦＦとゲート回
路により、シフトクロックＳＣＫの１周期毎に、初段の
Ｄ−ＦＦのセット入力とリセット入力に信号が印加され
るため、Ｄ−ＦＦが交互にセット及びリセットされる。 この初段のＤ−ＦＦの出力が順次シフトされていくため
、最終段のＤ−ＦＦからは交互に“０”と“１”が出力
される。従って、Ｅ−ＯＲゲート回路の入力には常に“
０”と“１”が印加されるため、その出力は常に“１”
となる。即ち、シフトレジスタが正常に動作しているか
否かは、Ｅ−ＯＲゲート回路が“１”であることを判定
するだけでよい。
、シフトクロックＳＣＫを分周するＴ−ＦＦとゲート回
路により、シフトクロックＳＣＫの１周期毎に、初段の
Ｄ−ＦＦのセット入力とリセット入力に信号が印加され
るため、Ｄ−ＦＦが交互にセット及びリセットされる。 この初段のＤ−ＦＦの出力が順次シフトされていくため
、最終段のＤ−ＦＦからは交互に“０”と“１”が出力
される。従って、Ｅ−ＯＲゲート回路の入力には常に“
０”と“１”が印加されるため、その出力は常に“１”
となる。即ち、シフトレジスタが正常に動作しているか
否かは、Ｅ−ＯＲゲート回路が“１”であることを判定
するだけでよい。
【０００８】
【実施例】本発明の実施例を図１に示す。図において、
入力データは、８ビットのデジタルデータであり、パラ
レルシフトレジスタによってシフトされる。パラレルシ
フトレジスタは、デジタルデータの各ビットを入力する
８本のビットシフトレジスタ３で構成され、更に、各シ
フトレジスタ３は、継続接続された複数のＤ−ＦＦ４で
構成される。ここで、シフトレジスタ３の初段のＤ−Ｆ
Ｆ４はセット入力Ｓ及びリセット入力Ｒが設けられてい
る。また、全てのシフトレジスタ３のＤ−ＦＦ４のクロ
ック入力ＣにはシフトクロックＳＣＫが共通に印加され
ている。
入力データは、８ビットのデジタルデータであり、パラ
レルシフトレジスタによってシフトされる。パラレルシ
フトレジスタは、デジタルデータの各ビットを入力する
８本のビットシフトレジスタ３で構成され、更に、各シ
フトレジスタ３は、継続接続された複数のＤ−ＦＦ４で
構成される。ここで、シフトレジスタ３の初段のＤ−Ｆ
Ｆ４はセット入力Ｓ及びリセット入力Ｒが設けられてい
る。また、全てのシフトレジスタ３のＤ−ＦＦ４のクロ
ック入力ＣにはシフトクロックＳＣＫが共通に印加され
ている。
【０００９】一方、シフトレジスタ３のテストのために
Ｔ−ＦＦ５、ＮＡＮＤゲート６、７、Ｅ−ＯＲゲート８
、及び、切り替えゲート９が設けられる。Ｔ−ＦＦ５は
クロック入力ＴにシフトクロックＳＣＫが印加され、そ
の出力ＱはＮＡＮＤゲート６の入力に接続され、また、
反転出力＊ＱはＮＡＮＤゲート７の入力に接続される。 更に、ＮＡＮＤゲート６及び７の入力には、テスト信号
ＴＥＳＴが共通に印加されている。そして、ＮＡＮＤゲ
ート６の出力は、各シフトレジスタ３の初段のＤ−ＦＦ
４のリセット入力Ｒに共通に接続され、ＮＡＮＤゲート
７の出力は初段Ｄ−ＦＦ４のセット入力に共通に接続さ
れる。尚、Ｄ−ＦＦ４のセット入力Ｓ及びリセット入力
Ｒは、各々ロ−アクティブ入力となっている。
Ｔ−ＦＦ５、ＮＡＮＤゲート６、７、Ｅ−ＯＲゲート８
、及び、切り替えゲート９が設けられる。Ｔ−ＦＦ５は
クロック入力ＴにシフトクロックＳＣＫが印加され、そ
の出力ＱはＮＡＮＤゲート６の入力に接続され、また、
反転出力＊ＱはＮＡＮＤゲート７の入力に接続される。 更に、ＮＡＮＤゲート６及び７の入力には、テスト信号
ＴＥＳＴが共通に印加されている。そして、ＮＡＮＤゲ
ート６の出力は、各シフトレジスタ３の初段のＤ−ＦＦ
４のリセット入力Ｒに共通に接続され、ＮＡＮＤゲート
７の出力は初段Ｄ−ＦＦ４のセット入力に共通に接続さ
れる。尚、Ｄ−ＦＦ４のセット入力Ｓ及びリセット入力
Ｒは、各々ロ−アクティブ入力となっている。
【００１０】Ｅ−ＯＲゲート８は、各シフトレジスタ３
の最終段のＤ−ＦＦ４に各々設けられ、Ｄ−ＦＦ４の入
力ＤとＤ−ＦＦ４の出力ＱがＥ−ＯＲゲート８の入力に
接続される。切り替えゲート９は、テスト信号ＴＥＳＴ
により制御され、最終段のＤ−ＦＦ４の出力ＱとＥ−Ｏ
Ｒゲート８の出力とを切り替えて出力する。切り替えゲ
ート９の出力は直接出力端子に接続される場合と、パラ
レルシフトレジスタの設けられた集積回路内のデータバ
スを介して入出力端子から出力される場合がある。
の最終段のＤ−ＦＦ４に各々設けられ、Ｄ−ＦＦ４の入
力ＤとＤ−ＦＦ４の出力ＱがＥ−ＯＲゲート８の入力に
接続される。切り替えゲート９は、テスト信号ＴＥＳＴ
により制御され、最終段のＤ−ＦＦ４の出力ＱとＥ−Ｏ
Ｒゲート８の出力とを切り替えて出力する。切り替えゲ
ート９の出力は直接出力端子に接続される場合と、パラ
レルシフトレジスタの設けられた集積回路内のデータバ
スを介して入出力端子から出力される場合がある。
【００１１】次に、図１に示されたシフトレジスタのテ
スト動作を説明する。まず、テスト信号ＴＥＳＴを“１
”レベルにした状態でシフトクロックＳＣＫを印加する
と、Ｔ−ＦＦ５がシフトクロックＳＣＫの１周期毎に反
転し、Ｔ−ＦＦ５の出力Ｑ及び反転出力＊Ｑが交互に“
１”と“０”を繰り返す。例えば、Ｔ−ＦＦ５の出力＊
Ｑが “１”であるとき、ＮＡＮＤゲート７の出力が“
１”となって初段のＤ−ＦＦ４がセットされる。そして
、シフトクロックＳＣＫが次の周期になると、初段のＤ
−ＦＦ４の出力“１”が２段目のＤ−ＦＦ４にシフトさ
れとともに、Ｔ−ＦＦ５が反転し出力Ｑが“１”となる
。これにより、今度はＮＡＮＤゲート６の出力が“１”
となり、初段のＤ−ＦＦ４がリセットされる。更に、次
のシフトクロックＳＣＫが印加されると、初段のＤ−Ｆ
Ｆ４の出力“０”が２段目にシフトされ、２段目のＤ−
ＦＦ４の出力“１”が３段目のＤ−ＦＦ４にシフトされ
る。
スト動作を説明する。まず、テスト信号ＴＥＳＴを“１
”レベルにした状態でシフトクロックＳＣＫを印加する
と、Ｔ−ＦＦ５がシフトクロックＳＣＫの１周期毎に反
転し、Ｔ−ＦＦ５の出力Ｑ及び反転出力＊Ｑが交互に“
１”と“０”を繰り返す。例えば、Ｔ−ＦＦ５の出力＊
Ｑが “１”であるとき、ＮＡＮＤゲート７の出力が“
１”となって初段のＤ−ＦＦ４がセットされる。そして
、シフトクロックＳＣＫが次の周期になると、初段のＤ
−ＦＦ４の出力“１”が２段目のＤ−ＦＦ４にシフトさ
れとともに、Ｔ−ＦＦ５が反転し出力Ｑが“１”となる
。これにより、今度はＮＡＮＤゲート６の出力が“１”
となり、初段のＤ−ＦＦ４がリセットされる。更に、次
のシフトクロックＳＣＫが印加されると、初段のＤ−Ｆ
Ｆ４の出力“０”が２段目にシフトされ、２段目のＤ−
ＦＦ４の出力“１”が３段目のＤ−ＦＦ４にシフトされ
る。
【００１２】以上の動作を繰り返すことにより、２段目
以降のＤ−ＦＦ４には、“０”と“１”が交互にシフト
されていくので、最終段のＤ−ＦＦ４に接続されたＥ−
ＯＲゲート８の入力には常に “０”と“１”が印加さ
れるため、Ｅ−ＯＲゲート８の出力は常に“１”となる
。そして、テスト信号ＴＥＳＴにより、切り替えゲート
９は、最終段のＤ−ＦＦ４の出力に代わってＥ−ＯＲゲ
ート９の出力を選択して出力する。
以降のＤ−ＦＦ４には、“０”と“１”が交互にシフト
されていくので、最終段のＤ−ＦＦ４に接続されたＥ−
ＯＲゲート８の入力には常に “０”と“１”が印加さ
れるため、Ｅ−ＯＲゲート８の出力は常に“１”となる
。そして、テスト信号ＴＥＳＴにより、切り替えゲート
９は、最終段のＤ−ＦＦ４の出力に代わってＥ−ＯＲゲ
ート９の出力を選択して出力する。
【００１３】従って、テスト信号ＴＥＳＴを“１”にし
ておいて、シフトクロックＳＣＫを印加し、切り替えゲ
ート９の出力が“１”であるかどうかを判別することに
より、シフトレジスタ３の検査が行える。
ておいて、シフトクロックＳＣＫを印加し、切り替えゲ
ート９の出力が“１”であるかどうかを判別することに
より、シフトレジスタ３の検査が行える。
【００１４】
【発明の効果】上述の如く、本発明によれば、集積回路
に内蔵されたシフトレジスタのテストにおいて、テスト
信号を印加した状態でシフトクロックを印加し、Ｅ−Ｏ
Ｒゲートの出力が常に“１”であることを検出するのみ
で、シフトレジスタの良否判定が行えるために、テスト
装置の簡素化及びテスト時間の短縮化が図れるものであ
る。
に内蔵されたシフトレジスタのテストにおいて、テスト
信号を印加した状態でシフトクロックを印加し、Ｅ−Ｏ
Ｒゲートの出力が常に“１”であることを検出するのみ
で、シフトレジスタの良否判定が行えるために、テスト
装置の簡素化及びテスト時間の短縮化が図れるものであ
る。
【図１】本発明の実施例を示すブロック図である。
【図２】従来例を例を示すブロック図である。
３ シフトレジスタ４
Ｄ−ＦＦ ５ Ｔ−ＦＦ ６、７ ＮＡＮＤゲート
Ｄ−ＦＦ ５ Ｔ−ＦＦ ６、７ ＮＡＮＤゲート
Claims (2)
- 【請求項１】 複数のＤ−ＦＦが継続接続され、初段
のＤ−ＦＦの入力にデータが入力され、最終段のＤ−Ｆ
Ｆの出力からデータが出力されるシフトレジスタと、前
記初段のＤ−ＦＦに設けられたセット入力及びリセット
入力と、前記複数のＤ−ＦＦのクロック入力に印加され
るシフトクロックを１／２分周するＴ−ＦＦと、該Ｔ−
ＦＦの相補出力及びテスト信号が入力され、出力信号を
前記初段のＤ−ＦＦのセット入力とリセット入力に交互
に印加するゲート回路と、前記最終段のＤ−ＦＦの入力
と出力に入力が接続されたＥ−ＯＲゲート回路とを備え
、前記テスト信号がテスト状態を示す信号により、前記
Ｅ−ＯＲゲート回路の出力に基づいてシフトレジスタの
テストが行われることを特徴とするシフトレジスタのテ
スト回路。 - 【請求項２】 前記シフトレジスタの出力と前記Ｅ−
ＯＲゲートの出力とを前記テスト信号により選択的に切
り替え出力する切り替えゲートを設けたことを特徴とす
る請求項１記載のシフトレジスタのテスト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3095746A JPH04325999A (ja) | 1991-04-25 | 1991-04-25 | シフトレジスタのテスト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3095746A JPH04325999A (ja) | 1991-04-25 | 1991-04-25 | シフトレジスタのテスト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04325999A true JPH04325999A (ja) | 1992-11-16 |
Family
ID=14146061
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3095746A Pending JPH04325999A (ja) | 1991-04-25 | 1991-04-25 | シフトレジスタのテスト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04325999A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005055730A (ja) * | 2003-08-06 | 2005-03-03 | Nagoya Electric Works Co Ltd | 表示ユニット，情報表示装置，およびその故障検出方法 |
| US7525530B2 (en) | 2002-03-18 | 2009-04-28 | Sharp Kabushiki Kaisha | Display device and scanning circuit testing method |
-
1991
- 1991-04-25 JP JP3095746A patent/JPH04325999A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7525530B2 (en) | 2002-03-18 | 2009-04-28 | Sharp Kabushiki Kaisha | Display device and scanning circuit testing method |
| JP2005055730A (ja) * | 2003-08-06 | 2005-03-03 | Nagoya Electric Works Co Ltd | 表示ユニット，情報表示装置，およびその故障検出方法 |
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