JPH04325999A - シフトレジスタのテスト回路 - Google Patents
シフトレジスタのテスト回路Info
- Publication number
- JPH04325999A JPH04325999A JP3095746A JP9574691A JPH04325999A JP H04325999 A JPH04325999 A JP H04325999A JP 3095746 A JP3095746 A JP 3095746A JP 9574691 A JP9574691 A JP 9574691A JP H04325999 A JPH04325999 A JP H04325999A
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- JP
- Japan
- Prior art keywords
- output
- input
- shift register
- gate
- stage
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012360 testing method Methods 0.000 title claims abstract description 40
- 230000000295 complement effect Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 2
Landscapes
- Shift Register Type Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】本発明は、デジタル信号を取り扱
う集積回路に内蔵されるシフトレジスタのテスト回路に
関する。
う集積回路に内蔵されるシフトレジスタのテスト回路に
関する。
【0002】
【従来の技術】一般に、シフトレジスタは、デジタルデ
ータの遅延とデータ保持の目的で使用される場合が多い
。例えば、映像信号をA/D変換して所定の信号処理を
するようなデジタル信号処理用集積回路では、8ビット
のデジタルデータをパラレルに入力し、このデータをシ
フトクロックに従って順次シフトするシフトレジスタが
内蔵される。
ータの遅延とデータ保持の目的で使用される場合が多い
。例えば、映像信号をA/D変換して所定の信号処理を
するようなデジタル信号処理用集積回路では、8ビット
のデジタルデータをパラレルに入力し、このデータをシ
フトクロックに従って順次シフトするシフトレジスタが
内蔵される。
【0003】図2は、8ビットのデジタルデータをシフ
トクロックにしたがって順次入力するパラレルシフトレ
ジスタである。即ち、パラレルシフトレジスタは、8個
のシリアルシフトレジスタ1から構成され、デジタルデ
ータの各ビットは各々シフトレジスタのデータ入力に印
加される。また、シフトレジスタ1は、D−FF2が複
数従属接続されて構成され、各シフトレジスタ1の全て
のD−FF2のクロック入力Cに共通にシフトクロック
SCKが印加される。従って、シフトクロックSCKに
同期して印加される8ビットデジタルデータは、シフト
クロックSCKに従って順次パラレルにシフトされる。
トクロックにしたがって順次入力するパラレルシフトレ
ジスタである。即ち、パラレルシフトレジスタは、8個
のシリアルシフトレジスタ1から構成され、デジタルデ
ータの各ビットは各々シフトレジスタのデータ入力に印
加される。また、シフトレジスタ1は、D−FF2が複
数従属接続されて構成され、各シフトレジスタ1の全て
のD−FF2のクロック入力Cに共通にシフトクロック
SCKが印加される。従って、シフトクロックSCKに
同期して印加される8ビットデジタルデータは、シフト
クロックSCKに従って順次パラレルにシフトされる。
【0004】このようなシフトレジスタを内蔵する集積
回路では、生産された集積回路が良品であるか否かを検
査する際に、シフトレジスタの動作テストを行わなけれ
ばならない。従来のシフトレジスタのテスト方法は、シ
フトレジスタに印加する8ビットデータをシフトレジス
タの段数分用意し、これをシフトレジスタに順次シフト
させ、出力されるデータと入力したデータとが一致する
か否かを検出することによって、テストをしていた。
回路では、生産された集積回路が良品であるか否かを検
査する際に、シフトレジスタの動作テストを行わなけれ
ばならない。従来のシフトレジスタのテスト方法は、シ
フトレジスタに印加する8ビットデータをシフトレジス
タの段数分用意し、これをシフトレジスタに順次シフト
させ、出力されるデータと入力したデータとが一致する
か否かを検出することによって、テストをしていた。
【0005】
【発明が解決しようとする課題】しかし、従来のシフト
レジスタのテスト方法によると、テストのためのデジタ
ルデータの入力パターンを準備しシフトレジスタの入力
に印加するとともにこれを記憶する装置及びシフトレジ
スタの出力と記憶したデジタルデータとの一致を検出す
る装置等が必要となり、集積回路のテスト装置が複雑化
する等の問題があった。特に、映像信号処理装置に使用
されるシフトレジスタは、構成段数が非常に多くなるた
め、テストのために印加するデジタルデータの数が多く
なり、テスト装置がより大きくなり、更にテスト時間も
かかる問題があった。
レジスタのテスト方法によると、テストのためのデジタ
ルデータの入力パターンを準備しシフトレジスタの入力
に印加するとともにこれを記憶する装置及びシフトレジ
スタの出力と記憶したデジタルデータとの一致を検出す
る装置等が必要となり、集積回路のテスト装置が複雑化
する等の問題があった。特に、映像信号処理装置に使用
されるシフトレジスタは、構成段数が非常に多くなるた
め、テストのために印加するデジタルデータの数が多く
なり、テスト装置がより大きくなり、更にテスト時間も
かかる問題があった。
【0006】
【課題を解決するための手段】本発明は上述した点に鑑
みて創作されたものであり、複数のD−FFが継続接続
され、初段のD−FFの入力にデータが入力され、最終
段のD−FFの出力からデータが出力されるシフトレジ
スタと、前記初段のD−FFに設けられたセット入力及
びリセット入力と、前記複数のD−FFのクロック入力
に印加されるシフトクロックを1/2分周するT−FF
と、該T−FFの相補出力及びテスト信号が入力され、
出力信号を前記初段のD−FFのセット入力とリセット
入力に交互に印加するゲート回路と、前記最終段のD−
FFの入力と出力に入力が接続されたE−ORゲート回
路とを備えることにより、前記テスト信号を印加した状
態で前記E−ORゲート回路の出力を判定してテストを
行うものである。
みて創作されたものであり、複数のD−FFが継続接続
され、初段のD−FFの入力にデータが入力され、最終
段のD−FFの出力からデータが出力されるシフトレジ
スタと、前記初段のD−FFに設けられたセット入力及
びリセット入力と、前記複数のD−FFのクロック入力
に印加されるシフトクロックを1/2分周するT−FF
と、該T−FFの相補出力及びテスト信号が入力され、
出力信号を前記初段のD−FFのセット入力とリセット
入力に交互に印加するゲート回路と、前記最終段のD−
FFの入力と出力に入力が接続されたE−ORゲート回
路とを備えることにより、前記テスト信号を印加した状
態で前記E−ORゲート回路の出力を判定してテストを
行うものである。
【0007】
【作用】上述の手段において、テスト信号を印加すると
、シフトクロックSCKを分周するT−FFとゲート回
路により、シフトクロックSCKの1周期毎に、初段の
D−FFのセット入力とリセット入力に信号が印加され
るため、D−FFが交互にセット及びリセットされる。 この初段のD−FFの出力が順次シフトされていくため
、最終段のD−FFからは交互に“0”と“1”が出力
される。従って、E−ORゲート回路の入力には常に“
0”と“1”が印加されるため、その出力は常に“1”
となる。即ち、シフトレジスタが正常に動作しているか
否かは、E−ORゲート回路が“1”であることを判定
するだけでよい。
、シフトクロックSCKを分周するT−FFとゲート回
路により、シフトクロックSCKの1周期毎に、初段の
D−FFのセット入力とリセット入力に信号が印加され
るため、D−FFが交互にセット及びリセットされる。 この初段のD−FFの出力が順次シフトされていくため
、最終段のD−FFからは交互に“0”と“1”が出力
される。従って、E−ORゲート回路の入力には常に“
0”と“1”が印加されるため、その出力は常に“1”
となる。即ち、シフトレジスタが正常に動作しているか
否かは、E−ORゲート回路が“1”であることを判定
するだけでよい。
【0008】
【実施例】本発明の実施例を図1に示す。図において、
入力データは、8ビットのデジタルデータであり、パラ
レルシフトレジスタによってシフトされる。パラレルシ
フトレジスタは、デジタルデータの各ビットを入力する
8本のビットシフトレジスタ3で構成され、更に、各シ
フトレジスタ3は、継続接続された複数のD−FF4で
構成される。ここで、シフトレジスタ3の初段のD−F
F4はセット入力S及びリセット入力Rが設けられてい
る。また、全てのシフトレジスタ3のD−FF4のクロ
ック入力CにはシフトクロックSCKが共通に印加され
ている。
入力データは、8ビットのデジタルデータであり、パラ
レルシフトレジスタによってシフトされる。パラレルシ
フトレジスタは、デジタルデータの各ビットを入力する
8本のビットシフトレジスタ3で構成され、更に、各シ
フトレジスタ3は、継続接続された複数のD−FF4で
構成される。ここで、シフトレジスタ3の初段のD−F
F4はセット入力S及びリセット入力Rが設けられてい
る。また、全てのシフトレジスタ3のD−FF4のクロ
ック入力CにはシフトクロックSCKが共通に印加され
ている。
【0009】一方、シフトレジスタ3のテストのために
T−FF5、NANDゲート6、7、E−ORゲート8
、及び、切り替えゲート9が設けられる。T−FF5は
クロック入力TにシフトクロックSCKが印加され、そ
の出力QはNANDゲート6の入力に接続され、また、
反転出力*QはNANDゲート7の入力に接続される。 更に、NANDゲート6及び7の入力には、テスト信号
TESTが共通に印加されている。そして、NANDゲ
ート6の出力は、各シフトレジスタ3の初段のD−FF
4のリセット入力Rに共通に接続され、NANDゲート
7の出力は初段D−FF4のセット入力に共通に接続さ
れる。尚、D−FF4のセット入力S及びリセット入力
Rは、各々ロ−アクティブ入力となっている。
T−FF5、NANDゲート6、7、E−ORゲート8
、及び、切り替えゲート9が設けられる。T−FF5は
クロック入力TにシフトクロックSCKが印加され、そ
の出力QはNANDゲート6の入力に接続され、また、
反転出力*QはNANDゲート7の入力に接続される。 更に、NANDゲート6及び7の入力には、テスト信号
TESTが共通に印加されている。そして、NANDゲ
ート6の出力は、各シフトレジスタ3の初段のD−FF
4のリセット入力Rに共通に接続され、NANDゲート
7の出力は初段D−FF4のセット入力に共通に接続さ
れる。尚、D−FF4のセット入力S及びリセット入力
Rは、各々ロ−アクティブ入力となっている。
【0010】E−ORゲート8は、各シフトレジスタ3
の最終段のD−FF4に各々設けられ、D−FF4の入
力DとD−FF4の出力QがE−ORゲート8の入力に
接続される。切り替えゲート9は、テスト信号TEST
により制御され、最終段のD−FF4の出力QとE−O
Rゲート8の出力とを切り替えて出力する。切り替えゲ
ート9の出力は直接出力端子に接続される場合と、パラ
レルシフトレジスタの設けられた集積回路内のデータバ
スを介して入出力端子から出力される場合がある。
の最終段のD−FF4に各々設けられ、D−FF4の入
力DとD−FF4の出力QがE−ORゲート8の入力に
接続される。切り替えゲート9は、テスト信号TEST
により制御され、最終段のD−FF4の出力QとE−O
Rゲート8の出力とを切り替えて出力する。切り替えゲ
ート9の出力は直接出力端子に接続される場合と、パラ
レルシフトレジスタの設けられた集積回路内のデータバ
スを介して入出力端子から出力される場合がある。
【0011】次に、図1に示されたシフトレジスタのテ
スト動作を説明する。まず、テスト信号TESTを“1
”レベルにした状態でシフトクロックSCKを印加する
と、T−FF5がシフトクロックSCKの1周期毎に反
転し、T−FF5の出力Q及び反転出力*Qが交互に“
1”と“0”を繰り返す。例えば、T−FF5の出力*
Qが “1”であるとき、NANDゲート7の出力が“
1”となって初段のD−FF4がセットされる。そして
、シフトクロックSCKが次の周期になると、初段のD
−FF4の出力“1”が2段目のD−FF4にシフトさ
れとともに、T−FF5が反転し出力Qが“1”となる
。これにより、今度はNANDゲート6の出力が“1”
となり、初段のD−FF4がリセットされる。更に、次
のシフトクロックSCKが印加されると、初段のD−F
F4の出力“0”が2段目にシフトされ、2段目のD−
FF4の出力“1”が3段目のD−FF4にシフトされ
る。
スト動作を説明する。まず、テスト信号TESTを“1
”レベルにした状態でシフトクロックSCKを印加する
と、T−FF5がシフトクロックSCKの1周期毎に反
転し、T−FF5の出力Q及び反転出力*Qが交互に“
1”と“0”を繰り返す。例えば、T−FF5の出力*
Qが “1”であるとき、NANDゲート7の出力が“
1”となって初段のD−FF4がセットされる。そして
、シフトクロックSCKが次の周期になると、初段のD
−FF4の出力“1”が2段目のD−FF4にシフトさ
れとともに、T−FF5が反転し出力Qが“1”となる
。これにより、今度はNANDゲート6の出力が“1”
となり、初段のD−FF4がリセットされる。更に、次
のシフトクロックSCKが印加されると、初段のD−F
F4の出力“0”が2段目にシフトされ、2段目のD−
FF4の出力“1”が3段目のD−FF4にシフトされ
る。
【0012】以上の動作を繰り返すことにより、2段目
以降のD−FF4には、“0”と“1”が交互にシフト
されていくので、最終段のD−FF4に接続されたE−
ORゲート8の入力には常に “0”と“1”が印加さ
れるため、E−ORゲート8の出力は常に“1”となる
。そして、テスト信号TESTにより、切り替えゲート
9は、最終段のD−FF4の出力に代わってE−ORゲ
ート9の出力を選択して出力する。
以降のD−FF4には、“0”と“1”が交互にシフト
されていくので、最終段のD−FF4に接続されたE−
ORゲート8の入力には常に “0”と“1”が印加さ
れるため、E−ORゲート8の出力は常に“1”となる
。そして、テスト信号TESTにより、切り替えゲート
9は、最終段のD−FF4の出力に代わってE−ORゲ
ート9の出力を選択して出力する。
【0013】従って、テスト信号TESTを“1”にし
ておいて、シフトクロックSCKを印加し、切り替えゲ
ート9の出力が“1”であるかどうかを判別することに
より、シフトレジスタ3の検査が行える。
ておいて、シフトクロックSCKを印加し、切り替えゲ
ート9の出力が“1”であるかどうかを判別することに
より、シフトレジスタ3の検査が行える。
【0014】
【発明の効果】上述の如く、本発明によれば、集積回路
に内蔵されたシフトレジスタのテストにおいて、テスト
信号を印加した状態でシフトクロックを印加し、E−O
Rゲートの出力が常に“1”であることを検出するのみ
で、シフトレジスタの良否判定が行えるために、テスト
装置の簡素化及びテスト時間の短縮化が図れるものであ
る。
に内蔵されたシフトレジスタのテストにおいて、テスト
信号を印加した状態でシフトクロックを印加し、E−O
Rゲートの出力が常に“1”であることを検出するのみ
で、シフトレジスタの良否判定が行えるために、テスト
装置の簡素化及びテスト時間の短縮化が図れるものであ
る。
【図1】本発明の実施例を示すブロック図である。
【図2】従来例を例を示すブロック図である。
3 シフトレジスタ4
D−FF 5 T−FF 6、7 NANDゲート
D−FF 5 T−FF 6、7 NANDゲート
Claims (2)
- 【請求項1】 複数のD−FFが継続接続され、初段
のD−FFの入力にデータが入力され、最終段のD−F
Fの出力からデータが出力されるシフトレジスタと、前
記初段のD−FFに設けられたセット入力及びリセット
入力と、前記複数のD−FFのクロック入力に印加され
るシフトクロックを1/2分周するT−FFと、該T−
FFの相補出力及びテスト信号が入力され、出力信号を
前記初段のD−FFのセット入力とリセット入力に交互
に印加するゲート回路と、前記最終段のD−FFの入力
と出力に入力が接続されたE−ORゲート回路とを備え
、前記テスト信号がテスト状態を示す信号により、前記
E−ORゲート回路の出力に基づいてシフトレジスタの
テストが行われることを特徴とするシフトレジスタのテ
スト回路。 - 【請求項2】 前記シフトレジスタの出力と前記E−
ORゲートの出力とを前記テスト信号により選択的に切
り替え出力する切り替えゲートを設けたことを特徴とす
る請求項1記載のシフトレジスタのテスト回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3095746A JPH04325999A (ja) | 1991-04-25 | 1991-04-25 | シフトレジスタのテスト回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3095746A JPH04325999A (ja) | 1991-04-25 | 1991-04-25 | シフトレジスタのテスト回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04325999A true JPH04325999A (ja) | 1992-11-16 |
Family
ID=14146061
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3095746A Pending JPH04325999A (ja) | 1991-04-25 | 1991-04-25 | シフトレジスタのテスト回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04325999A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005055730A (ja) * | 2003-08-06 | 2005-03-03 | Nagoya Electric Works Co Ltd | 表示ユニット,情報表示装置,およびその故障検出方法 |
US7525530B2 (en) | 2002-03-18 | 2009-04-28 | Sharp Kabushiki Kaisha | Display device and scanning circuit testing method |
-
1991
- 1991-04-25 JP JP3095746A patent/JPH04325999A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7525530B2 (en) | 2002-03-18 | 2009-04-28 | Sharp Kabushiki Kaisha | Display device and scanning circuit testing method |
JP2005055730A (ja) * | 2003-08-06 | 2005-03-03 | Nagoya Electric Works Co Ltd | 表示ユニット,情報表示装置,およびその故障検出方法 |
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