JPH0238878A - 大規模ディジタル集積回路 - Google Patents
大規模ディジタル集積回路Info
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- JPH0238878A JPH0238878A JP63189239A JP18923988A JPH0238878A JP H0238878 A JPH0238878 A JP H0238878A JP 63189239 A JP63189239 A JP 63189239A JP 18923988 A JP18923988 A JP 18923988A JP H0238878 A JPH0238878 A JP H0238878A
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- terminal
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- circuit
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Links
- 238000012360 testing method Methods 0.000 abstract description 12
- 238000007689 inspection Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は大規模ディジタル集積回路、特にカスタムＬＳ
Ｉを実装したボードの試験を容易にするための試験回路
を内蔵した大規模ディジタル集積回路に関する。
Ｉを実装したボードの試験を容易にするための試験回路
を内蔵した大規模ディジタル集積回路に関する。
従来、この種の大規模ディジタル集積回路を実装したボ
ードの試験は、試験を容易にするため、回路を切断し入
力・出力端子として外部端子に出力する方法が行われて
いた。
ードの試験は、試験を容易にするため、回路を切断し入
力・出力端子として外部端子に出力する方法が行われて
いた。
上述した従来の方法はボードの入出力端子が試験用とし
て多数必要とされるが回路が大観′模になるにつれボー
ドの入出力端子も多く必要とされるので、この方法には
限界がある。
て多数必要とされるが回路が大観′模になるにつれボー
ドの入出力端子も多く必要とされるので、この方法には
限界がある。
本発明の目的は前記課題を解決した大規模ディジタル集
積回路を提供することにある。
積回路を提供することにある。
前記目的を達成するため、本発明は大規模ディジタル集
積回路において、入力端子から任意の時点で入力情報を
取り込む出力端子数と同じピット数を有するシフトレジ
スタと、該シフトレジスタの出力を出力端子に選択する
セレクタとを有するものである。
積回路において、入力端子から任意の時点で入力情報を
取り込む出力端子数と同じピット数を有するシフトレジ
スタと、該シフトレジスタの出力を出力端子に選択する
セレクタとを有するものである。
以下、本発明の一実施例を図により説明する。
第１図（ａ）、（ｂ）は本発明の一実施例を示すブロッ
ク図である。
ク図である。
本発明は第１図（，１）に示す回路ブロックに第１図（
ｂ）に示す試験回路５８を付加したものである。
ｂ）に示す試験回路５８を付加したものである。
第１−図（ａ）において、入力端子１０，１１．１２は
入力バッファ回路１３，１４．１５を通り機能回路１９
の入力１６゜１７．１８に接続されている。
入力バッファ回路１３，１４．１５を通り機能回路１９
の入力１６゜１７．１８に接続されている。
機能回路１９の出力２０，２１，２２．２３は出カバソ
ファ回路３７．３８，３９．４０を経て出力端子４１，
４２，４３．４４に接続されている。
ファ回路３７．３８，３９．４０を経て出力端子４１，
４２，４３．４４に接続されている。
第１図（ｂ）において、外部データ入力端子４５は入カ
バソファ回路４８を経て４ビツトシフトレジスタ５２の
シリアル人力５１に接続される。
バソファ回路４８を経て４ビツトシフトレジスタ５２の
シリアル人力５１に接続される。
シフトクロック入力端子４６は入力バッファ回路４９を
経て４ビツトシフ１へレジスタ５２のシフトクロック人
力５９に接続される。
経て４ビツトシフ１へレジスタ５２のシフトクロック人
力５９に接続される。
４ビツトシフトレジスタ５２の出力５３，５４，５５．
５６は４回路２−１セレクタ５７の一方の入力２４，２
６，２８．３０にそれぞれ接続され、他方の入力２５．
２７，２９．３１は機能回路１９の出力２０〜２３に接
続される。
５６は４回路２−１セレクタ５７の一方の入力２４，２
６，２８．３０にそれぞれ接続され、他方の入力２５．
２７，２９．３１は機能回路１９の出力２０〜２３に接
続される。
４回路２−１セレクタ５７の出力３３〜３６は出力バッ
ファ回路３７〜４０に接続されている。
ファ回路３７〜４０に接続されている。
４回路２−１セレクタ５７のセレクト信号は入力端子４
７から入力バッファ回路５０を経てセレクト人力３２に
接続される。
７から入力バッファ回路５０を経てセレクト人力３２に
接続される。
次にこの動作について説明する。
ボード試験をするときは大規模ディジタル集積回路の中
は別途ＬＳＩテスタで試験するか、ボード端子に直接入
出力端子を出してそこから試験でき、るようにしておく
。ここではこの大規模ディジタル集積回路は試験せず、
この大規模ディジタル集積回路の出力に接続されている
外部回路をいかにこの回路の入力から信号を送出するこ
とで試験するかについて説明する。
は別途ＬＳＩテスタで試験するか、ボード端子に直接入
出力端子を出してそこから試験でき、るようにしておく
。ここではこの大規模ディジタル集積回路は試験せず、
この大規模ディジタル集積回路の出力に接続されている
外部回路をいかにこの回路の入力から信号を送出するこ
とで試験するかについて説明する。
入力端子４６から入力するシフトクロックと同期を取り
ながらデータを入力端子４５から４ビツトシフトレジス
タ５２に取り込む。次に４回路２−１セレクタ５７のセ
レクト信号を入力端子４７を制御することでシフトレジ
スタ５２の出力を出力端子に送出する。この情報値はこ
の大規模ディジタル集積回路の出力に接続されるボード
上の集積回路を制御するものである。
ながらデータを入力端子４５から４ビツトシフトレジス
タ５２に取り込む。次に４回路２−１セレクタ５７のセ
レクト信号を入力端子４７を制御することでシフトレジ
スタ５２の出力を出力端子に送出する。この情報値はこ
の大規模ディジタル集積回路の出力に接続されるボード
上の集積回路を制御するものである。
以上説明したように本発明は大規模ディジタル集積回路
、特にカスタムＬＳＩの内部にボード用の試験回路を内
蔵することで、大規模ディジタル集積回路を実装したボ
ードを容易に試験することができる効果がある。
、特にカスタムＬＳＩの内部にボード用の試験回路を内
蔵することで、大規模ディジタル集積回路を実装したボ
ードを容易に試験することができる効果がある。
第１図（ａ）、（ｂ）は本発明の一実施例を示すブロッ
ク図である。 ＋０．１１，１２，４５，４６．４７・・・入力端子１
３．１・Ｌ ｉｓ、４８，４９．５０・・・人カバソフ
ァ回路１９・・・機能回路 ３７．３８，３９．４０・・・出力バッフ７回路５２・
・・４ビツトシフトレジスタ ５７・・４回路２−１セレクタ グ９滓驚能百弓４詞多、 （，２） 第１図
ク図である。 ＋０．１１，１２，４５，４６．４７・・・入力端子１
３．１・Ｌ ｉｓ、４８，４９．５０・・・人カバソフ
ァ回路１９・・・機能回路 ３７．３８，３９．４０・・・出力バッフ７回路５２・
・・４ビツトシフトレジスタ ５７・・４回路２−１セレクタ グ９滓驚能百弓４詞多、 （，２） 第１図
Claims (1)
- （１）大規模ディジタル集積回路において、入力端子か
ら任意の時点で入力情報を取り込む出力端子数と同じビ
ット数を有するシフトレジスタと、該シフトレジスタの
出力を出力端子に選択するセレクタとを有することを特
徴とする大規模ディジタル集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63189239A JPH0238878A (ja) | 1988-07-28 | 1988-07-28 | 大規模ディジタル集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63189239A JPH0238878A (ja) | 1988-07-28 | 1988-07-28 | 大規模ディジタル集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0238878A true JPH0238878A (ja) | 1990-02-08 |
Family
ID=16237941
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63189239A Pending JPH0238878A (ja) | 1988-07-28 | 1988-07-28 | 大規模ディジタル集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0238878A (ja) |
-
1988
- 1988-07-28 JP JP63189239A patent/JPH0238878A/ja active Pending
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