JP2000111620A - Ｉｃテスタ - Google Patents

Abstract

(57)【要約】 【課題】 被測定デバイスの出力データ形式の如何に関
わらず処理時間を短縮すると共にデータの記憶容量を少
なくすることを可能とするＩＣテスタを提供する。 【解決手段】 シリアルデータとパラレルデータの入力
経路を切り換える切り換え器３と、シリアルデータをパ
ラレルデータに変換するシリアル−パラレル変換器５
と、シリアルデータをビットの重み順に並び換えるデー
タ変換器７とを備え、ＤＵＴ１からのディジタル出力が
シリアル形式の場合、シリアル−パラレル変換器５から
のパラレルデータによってデータ変換器７内のアドレス
を指定し、当該アドレスのパラレルデータを記憶装置９
内の１の所定アドレスに書き込む。これにより、シリア
ルデータをパラレルデータに変換するためにデータを１
ビットずつ並び換える演算処理をしなくてすむようにす
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、アナログ回路とデ
ィジタル回路とが混在するような集積回路を測定するＩ
Ｃテスタに関するものである。

【０００２】

【従来の技術】アナログ回路とディジタル回路とが混在
するような集積回路のディジタル出力には、“０”、
“１”論理だけではなく数値としての意味をもつものも
多く存在している。例えば、Ａ／Ｄコンバータのディジ
タル出力のようなものである。このようなディジタル出
力が数値としての意味をもつ集積回路の一例としてＡ／
Ｄコンバータを測定する場合、アナログ電圧を加え、そ
の時のＡ／Ｄコンバータの変換結果を取り込んで理想的
な出力との誤差を演算することが必要となる。

【０００３】このような集積回路を測定するための従来
におけるＩＣテスタの構成を図３に示す。図３におい
て、２０はＩＣテスタで測定するＤＵＴ（Device Under
Test；測定対象の総称。以下においても同様）、２１
はＤＵＴ２０からの出力データの論理を判定する比較
器、２２はデータを一時的に格納するレジスタ、２３は
記憶装置、２４は記憶装置２３を制御する制御用処理装
置、２５は測定データを演算する演算プロセッサ、２６
はＤＵＴ２０を動作させるためのパターンを発生すると
共に、ＤＵＴ２０からの出力を期待するパターンと比較
するディジタル測定系である。

【０００４】このような構成においてＤＵＴ２０を種々
の集積回路として測定するが、上述したようなＡ／Ｄコ
ンバータを測定するときには、変換結果を記憶装置２３
に記憶して演算プロセッサ２５により理想的な出力との
誤差を演算する。このとき、数値的なＡ／Ｄコンバータ
のディジタル出力がシリアルデータとなっている場合に
あっては、図４に示すように、そのシリアルデータ１ビ
ットずつをＬＳＢ（最下位ビット）からＭＳＢ（最上位
ビット）まで順次記憶装置２３の所定アドレスの記憶領
域に取り込む。そして、演算プロセッサ２５が、それら
のシリアルに記憶されたデータを演算プロセッサ２５の
扱うことのできるパラレルデータに変換し、その変換後
のパラレルデータを演算処理することとしていた。

【０００５】

【発明が解決しようとする課題】このように、被測定デ
バイスからの出力データ形式がシリアルの場合、従来の
ＩＣテスタでは演算プロセッサ２５の扱うことのできる
パラレルデータに変換する処理を行うが、この変換処理
では記憶装置２３に記憶された１つ１つのシリアルデー
タを並び換える処理を行うため、多くの時間がかかると
いう問題があった。又、シリアルデータが記憶装置２３
におけるアドレス方向に１ビットずつ記憶されるため、
複数のデータを取得した場合には多くの記憶容量を必要
とするという問題もあった。

【０００６】本発明は、被測定デバイスの出力データ形
式の如何に関わらず処理時間を短縮すると共にデータの
記憶容量を少なくすることを可能とするＩＣテスタを提
供することを目的とする。

【０００７】

【課題を解決するための手段】請求項１記載の発明は、
被測定デバイスから出力されるシリアル形式のデータを
パラレル形式のデータに変換するデータ形式変換手段
と、当該シリアル形式のデータに対応するパラレルの数
値データを、前記データ形式変換手段によって当該シリ
アル形式のデータが変換されるパラレル形式のデータが
指定するアドレスにあらかじめ記憶し、前記データ形式
変換手段による変換結果が前記パラレル形式のデータで
あったときに前記アドレスに記憶したパラレルの数値デ
ータを出力するデータ変換手段とを有することを特徴と
している。

【０００８】請求項２記載の発明は、請求項１記載のＩ
Ｃテスタにおいて、被測定デバイスから出力されるパラ
レル形式のデータを伝達する信号経路と、被測定デバイ
スから出力されるデータを、その出力形式がシリアルの
場合には前記データ形式変換手段へ入力し、パラレルの
場合には前記信号経路へ入力する入力経路切換手段とを
更に有することを特徴としている。

【０００９】請求項３記載の発明は、請求項２記載のＩ
Ｃテスタにおいて、前記データ形式変換手段の出力経路
と前記信号経路の出力経路とを結合する結合手段を更に
有し、前記データ変換手段は、被測定デバイスの出力形
式がパラレル形式の場合には、そのパラレル形式のデー
タが示すパラレルの数値データを当該パラレル形式のデ
ータが指定するアドレスにあらかじめ記憶し、前記結合
手段からの出力が当該パラレル形式のデータであったと
きに当該アドレスに記憶したパラレルの数値データを出
力することを特徴としている。

【００１０】請求項４記載の発明は、請求項１〜３のい
ずれかの項記載のＩＣテスタにおいて、前記データ変換
手段から出力されたパラレルの数値データを記憶する記
憶手段を更に有することを特徴としている。

【００１１】請求項５記載の発明は、請求項４記載のＩ
Ｃテスタにおいて、被測定デバイスから出力されるシリ
アル形式のデータを順次取り込むための取込指示信号を
前記データ形式変換手段に対して出力すると共に、その
シリアル形式のデータ１ワード分の出力終了信号を前記
記憶手段に対して出力するデータ取込指示手段を更に有
し、前記記憶手段は、前記出力終了信号を受けた時に前
記パラレルの数値データを記憶することを特徴としてい
る。

【００１２】このように、本発明は、被測定デバイスの
出力形式がシリアルの場合に対し、記憶手段の前に変換
処理を専用とするデータ形式変換手段及びデータ変換手
段を加えることにより、記憶手段の記憶容量を小さくで
きることを可能とする。

【００１３】

【発明の実施の形態】以下に、図面を参照して本発明の
実施の形態について説明する。図１は、本発明の一実施
形態によるＩＣテスタの構成を示す図である。

【００１４】図１において、１は本ＩＣテスタによって
測定しようとするＤＵＴ（被測定デバイス）である。２
はＤＵＴ１からの出力データの論理（“０”ないし
“１”）を判定する比較器である。３はＤＵＴ１の出力
データ形式に応じて比較器２からの出力の処理経路を図
中の端子ａ側ないし端子ｂ側に切り換える切り換え器で
ある。ここで、端子ａはパラレルデータ伝達用の複数の
端子群からなり、端子ｂはシリアルデータ伝達用の単数
の端子からなるものとなっており、これらの端子に対応
する端子がＤＵＴ１及び比較器２側に設けられ、それぞ
れ対応する端子が切り換え器３内にて接続される。

【００１５】４は切り換え器３の端子ａと接続されたレ
ジスタであり、ＤＵＴ１の出力データ形式がパラレルの
場合に比較器２及び切り換え器３を介して受けたパラレ
ルデータを一時格納する。５はシリアルデータをパラレ
ルデータに変換するシリアル−パラレル変換器であり、
切り換え器３の端子ｂと接続されている。６はレジスタ
４の出力経路とシリアル−パラレル変換器５の出力経路
とを接続している論理素子である。レジスタ４とシリア
ル−パラレル変換器５からのデータはいずれもパラレル
形式となっているので、論理素子６は、それらパラレル
形式の信号伝達経路を結合する（一つのパラレル信号伝
達経路とする）役割を担う。

【００１６】７は論理素子６から出力されたデータを変
換するデータ変換器である。このデータ変換器７はＲＡ
Ｍによって構成されており、予め所定のアドレスに所定
のデータが記憶され、論理素子６から受けたデータに応
じて動作するようにプログラムされている（このプログ
ラム等の詳細は後述する。）。８は切り換え器３の端子
ａないしｂの切換動作制御とデータ変換器７におけるデ
ータ変換の制御（上記プログラム）を行う制御用処理装
置である。９は制御用処理装置８による制御のもとでデ
ータ変換器７にて変換されたデータを記憶する記憶装置
である。

【００１７】１０は記憶装置９に記憶されたデータの演
算処理をする演算プロセッサである。１１はＤＵＴ１を
動作させるためのパターン信号を発生すると共に、ＤＵ
Ｔ１からの出力を期待するパターンと比較するディジタ
ル測定系である。このディジタル測定系１１は、ＤＵＴ
１、レジスタ４、シリアル−パラレル変換器５及び記憶
装置９と接続されており、ＤＵＴ１に対しては発生させ
たパターン信号を供給し、レジスタ４及びシリアル−パ
ラレル変換器５に対してはＤＵＴ１の出力の取込を指示
する指示信号を出力し、記憶装置９に対してはデータ変
換器７にて変換されたデータの記憶を指示する指示信号
を出力する。

【００１８】次に、上記構成による動作について説明す
る。まず、測定しようとするＤＵＴ１に応じて切り換え
器３の切換とデータ変換器７のプログラムする。

【００１９】ＤＵＴ１が特定されると、そのＤＵＴ１か
らの出力データ形式はあらかじめシリアルデータかパラ
レルデータかが分かる。そこで、ＤＵＴ１の測定開始前
に、制御用処理装置８から切り換え器３に対してＤＵＴ
１の出力データ形式に適合した処理系路を形成させる切
り換え情報を与える。すなわち、制御用処理装置８は、
ＤＵＴ１の出力データ形式がパラレルの場合には比較器
２からの出力を端子ａと接続し、シリアルの場合には端
子ｂと接続することを指示する情報を与える。これによ
り、ＤＵＴ１の出力データ形式に応じて切り換え器３が
切り換えられる。

【００２０】又、制御用処理装置８は、ＤＵＴ１の出力
するディジタル出力に従ってデータ変換器７へデータを
転送し、データ変換器７内のデータ構造をプログラムす
る。すなわち、制御用処理装置８は、ＤＵＴ１の各ディ
ジタル出力をデータ変換器７内の各アドレスに対応さ
せ、当該各アドレスに当該各ディジタル出力をビットの
重み順に並び換えたパラレルデータ（数値としての意味
を持つパラレルデータ）を記憶させる。そして、論理素
子６からのパラレルデータによって指定されるアドレス
に記憶されたパラレルデータを記憶装置９内の一つの所
定アドレスに書き込むようデータ変換器７の変換動作を
プログラムする。

【００２１】このようにして切り換え器３の切換とデー
タ変換器７のプログラムを行った後、ＤＵＴ１の測定を
開始する。ＤＵＴ１を測定するときには、ディジタル測
定系１１からＤＵＴ１を動作させるための電源電圧、デ
ィジタルパターン信号などが与えられ、ＤＵＴ１はその
与えられたパターン信号によって動作する。

【００２２】すると、ＤＵＴ１の出力は比較器２により
“１”または“０”判定され、切り換え器３にはＤＵＴ
１のディジタル出力が入力される。これにより、切り換
え器３における接続が端子ａ側の場合にはパラレルデー
タがレジスタ４へ出力され、切り換え器３における接続
が端子ｂ側の場合にはシリアルデータがシリアル−パラ
レル変換器５へ出力される。

【００２３】今、ＤＵＴ１の出力データ形式がシリアル
であり、数値としての意味を持つ連続した複数ビットか
らなるワード単位のシリアルデータがＤＵＴ１から出力
されるとすると、切り換え器３では端子ｂ側への接続が
なされ、ＤＵＴ１のディジタル出力が順次シリアル−パ
ラレル変換器５へ出力されることになる。

【００２４】この場合、ディジタル測定系１１は、ＤＵ
Ｔ１のディジタル出力を取り込むための指示信号を上記
シリアルデータのビット間隔で順次発生し、シリアル−
パラレル変換器５へ出力する。これにより、その指示信
号に同期してシリアル−パラレル変換器５が動作し、順
次ＤＵＴ１のディジタル出力を取り込んでいく。

【００２５】そして、ＤＵＴ１から１ワード分のシリア
ルデータが出力し終えた時、ディジタル測定系１１は記
憶装置９に対して記憶を指示する指示信号を出力する。
この時、シリアル−パラレル変換器５の出力はＤＵＴ１
からの１ワード分のシリアルデータをパラレル形式のデ
ータに変換したものとなっており、そのパラレルデータ
が論理素子６を介してデータ変換器７へ入力され、デー
タ変換器７のアドレス入力となる。すなわち、そのパラ
レルデータによってデータ変換器７内のアドレスが指定
され、当該アドレスに予めプログラムされたパラレルデ
ータ（数値データ）が記憶装置９へ出力される。これに
より、記憶装置９内の一つの所定アドレスに当該パラレ
ルデータが書き込まれる。

【００２６】例えば、図２中左側に示すシリアルデータ
がシリアル−パラレル変換器５へ入力された時、このシ
リアルデータを変換したパラレルデータが示すアドレス
が“１５ｈ”に対応するものであったとすると、“１５
ｈ”がデータ変換器７へのアドレス入力となる。そし
て、データ変換器７のアドレス“１５ｈ”に対しては、
あらかじめ記憶装置９内の１の所定アドレス（“２ａ
ｈ”とする。）への記憶がプログラムされており、デー
タ変換器７のアドレス“１５ｈ”に記憶されたパラレル
データが記憶装置９のアドレス“２ａｈ”に記憶され
る。このようにして記憶装置９には演算プロセッサ１０
が直接扱うことのできるパラレル数値データが記憶さ
れ、又、記憶装置９には１ワードのシリアルデータが１
アドレスにパラレルデータとして書き込まれる。

【００２７】ＤＵＴ１からのディジタル出力がシリアル
形式の場合、本ＩＣテスタによれば上述したようにシリ
アル−パラレル変換処理の方法を変えることで記憶装置
９の記憶容量を小さくできる。

【００２８】尚、ＤＵＴ１の出力データ形式がパラレル
の場合には、切り換え器３で端子ａ側への接続がなさ
れ、レジスタ４を介して出力されるパラレルデータによ
って上記同様の処理が行われる。すなわち、データ変換
器７にはＤＵＴ１から出力されるパラレルデータが示す
アドレスに同パラレルデータ（数値データ）をあらかじ
め記憶する。そして、レジスタ４からのパラレルデータ
によって指定されるデータ変換器７内のアドレスに記憶
されたパラレルデータを記憶装置９の１の所定アドレス
に記憶する。

【００２９】

【発明の効果】以上説明したように本発明によれば、被
測定デバイスから出力されるシリアル形式のデータに対
応するパラレルの数値データをあらかじめデータ変換手
段の所定のアドレスに記憶し、出力されたシリアル形式
のデータを変換した結果が前記アドレスを指定するもの
であったときに前記パラレルの数値データを出力するこ
ととしたので、被測定デバイスの出力形式がシリアル形
式の場合、シリアルデータを記憶装置等に貯めてから１
つ１つのデータを並び換えるような処理を要せずして当
該シリアルデータが示すパラレルの数値データを得るこ
とができる。これにより、被測定デバイスの出力形式が
シリアル形式の場合における処理時間を短縮することが
可能となる。

【００３０】ここで、請求項２記載の発明によれば、被
測定デバイスの出力がシリアルの場合には上記同様に処
理し、パラレルの場合にはパラレル形式用の信号経路で
伝達することとしたので、シリアル及びパラレルの双方
の出力形式に対処することができる。又、請求項３記載
の発明によれば、シリアル及びパラレルの出力経路を結
合し、被測定デバイスの出力形式がパラレル形式の場合
にも同様にパラレルの数値データを得られるようにした
ので、シリアル及びパラレルの双方の出力形式に対し、
簡単な回路構成で同様の処理形態によって対処すること
ができる。これにより、被測定デバイスの出力データ形
式の如何に関わらず処理時間を短縮できる。

【００３１】そして、請求項４記載の発明によれば、得
られたパラレルの数値データを記憶手段に記憶すること
としたので、被測定デバイスの出力がシリアルの場合で
もパラレルの場合でも記憶手段にはパラレルの数値デー
タとして記憶することができる。これにより、シリアル
データの１つ１つのビットをそれぞれ別アドレスに記憶
しなければならないような事態は回避され、データの記
憶容量を少なくすることができるという効果が得られ
る。更に、記憶したデータの演算処理等を行うときにデ
ータを並び換える必要はなく、上記同様に処理時間の短
縮を図ることができる。

【００３２】尚、請求項５記載の発明によれば、被測定
デバイスから出力されるシリアル形式のデータを順次取
り込み、そのシリアル形式のデータ１ワード分の出力が
終了した時にパラレルの数値データを記憶するように逐
次指示することとしたので、数値としての意味を持つ連
続した複数ビットからなるワード単位のシリアルデータ
を的確に得ることができる。

【図面の簡単な説明】

【図１】 本発明の一実施形態によるＩＣテスタの構成
を示す図である。

【図２】 図１のＩＣテスタにおけるシリアル−パラレ
ル変換方式を示す図である。

【図３】 従来におけるＩＣテスタの構成を示す図であ
る。

【図４】 図３のＩＣテスタにおけるシリアル−パラレ
ル変換方式を示す図である。

【符号の説明】

１ ＤＵＴ ２ 比較器 ３ 切り換え器 ４ レジスタ ５ シリアル−パラレル変換器 ６ 論理素子 ７ データ変換器 ８ 制御用処理装置 ９ 記憶装置

Claims (5)

【特許請求の範囲】
1. 【請求項１】 被測定デバイスから出力されるシリアル
   形式のデータをパラレル形式のデータに変換するデータ
   形式変換手段と、 当該シリアル形式のデータに対応するパラレルの数値デ
   ータを、前記データ形式変換手段によって当該シリアル
   形式のデータが変換されるパラレル形式のデータが指定
   するアドレスにあらかじめ記憶し、前記データ形式変換
   手段による変換結果が前記パラレル形式のデータであっ
   たときに前記アドレスに記憶したパラレルの数値データ
   を出力するデータ変換手段とを有することを特徴とする
   ＩＣテスタ。
2. 【請求項２】 請求項１記載のＩＣテスタにおいて、 被測定デバイスから出力されるパラレル形式のデータを
   伝達する信号経路と、 被測定デバイスから出力されるデータを、その出力形式
   がシリアルの場合には前記データ形式変換手段へ入力
   し、パラレルの場合には前記信号経路へ入力する入力経
   路切換手段とを更に有することを特徴とするＩＣテス
   タ。
3. 【請求項３】 請求項２記載のＩＣテスタにおいて、 前記データ形式変換手段の出力経路と前記信号経路の出
   力経路とを結合する結合手段を更に有し、 前記データ変換手段は、被測定デバイスの出力形式がパ
   ラレル形式の場合には、そのパラレル形式のデータが示
   すパラレルの数値データを当該パラレル形式のデータが
   指定するアドレスにあらかじめ記憶し、前記結合手段か
   らの出力が当該パラレル形式のデータであったときに当
   該アドレスに記憶したパラレルの数値データを出力する
   ことを特徴とするＩＣテスタ。
4. 【請求項４】 請求項１〜３のいずれかの項記載のＩＣ
   テスタにおいて、 前記データ変換手段から出力されたパラレルの数値デー
   タを記憶する記憶手段を更に有することを特徴とするＩ
   Ｃテスタ。
5. 【請求項５】 請求項４記載のＩＣテスタにおいて、 被測定デバイスから出力されるシリアル形式のデータを
   順次取り込むための取込指示信号を前記データ形式変換
   手段に対して出力すると共に、そのシリアル形式のデー
   タ１ワード分の出力終了信号を前記記憶手段に対して出
   力するデータ取込指示手段を更に有し、 前記記憶手段は、前記出力終了信号を受けた時に前記パ
   ラレルの数値データを記憶することを特徴とするＩＣテ
   スタ 。