JP2000111620A - Icテスタ - Google Patents
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Abstract
(57)【要約】
【課題】 被測定デバイスの出力データ形式の如何に関
わらず処理時間を短縮すると共にデータの記憶容量を少
なくすることを可能とするICテスタを提供する。 【解決手段】 シリアルデータとパラレルデータの入力
経路を切り換える切り換え器3と、シリアルデータをパ
ラレルデータに変換するシリアル−パラレル変換器5
と、シリアルデータをビットの重み順に並び換えるデー
タ変換器7とを備え、DUT1からのディジタル出力が
シリアル形式の場合、シリアル−パラレル変換器5から
のパラレルデータによってデータ変換器7内のアドレス
を指定し、当該アドレスのパラレルデータを記憶装置9
内の1の所定アドレスに書き込む。これにより、シリア
ルデータをパラレルデータに変換するためにデータを1
ビットずつ並び換える演算処理をしなくてすむようにす
る。
わらず処理時間を短縮すると共にデータの記憶容量を少
なくすることを可能とするICテスタを提供する。 【解決手段】 シリアルデータとパラレルデータの入力
経路を切り換える切り換え器3と、シリアルデータをパ
ラレルデータに変換するシリアル−パラレル変換器5
と、シリアルデータをビットの重み順に並び換えるデー
タ変換器7とを備え、DUT1からのディジタル出力が
シリアル形式の場合、シリアル−パラレル変換器5から
のパラレルデータによってデータ変換器7内のアドレス
を指定し、当該アドレスのパラレルデータを記憶装置9
内の1の所定アドレスに書き込む。これにより、シリア
ルデータをパラレルデータに変換するためにデータを1
ビットずつ並び換える演算処理をしなくてすむようにす
る。
Description
【0001】
【発明の属する技術分野】本発明は、アナログ回路とデ
ィジタル回路とが混在するような集積回路を測定するI
Cテスタに関するものである。
ィジタル回路とが混在するような集積回路を測定するI
Cテスタに関するものである。
【0002】
【従来の技術】アナログ回路とディジタル回路とが混在
するような集積回路のディジタル出力には、“0”、
“1”論理だけではなく数値としての意味をもつものも
多く存在している。例えば、A/Dコンバータのディジ
タル出力のようなものである。このようなディジタル出
力が数値としての意味をもつ集積回路の一例としてA/
Dコンバータを測定する場合、アナログ電圧を加え、そ
の時のA/Dコンバータの変換結果を取り込んで理想的
な出力との誤差を演算することが必要となる。
するような集積回路のディジタル出力には、“0”、
“1”論理だけではなく数値としての意味をもつものも
多く存在している。例えば、A/Dコンバータのディジ
タル出力のようなものである。このようなディジタル出
力が数値としての意味をもつ集積回路の一例としてA/
Dコンバータを測定する場合、アナログ電圧を加え、そ
の時のA/Dコンバータの変換結果を取り込んで理想的
な出力との誤差を演算することが必要となる。
【0003】このような集積回路を測定するための従来
におけるICテスタの構成を図3に示す。図3におい
て、20はICテスタで測定するDUT(Device Under
Test;測定対象の総称。以下においても同様)、21
はDUT20からの出力データの論理を判定する比較
器、22はデータを一時的に格納するレジスタ、23は
記憶装置、24は記憶装置23を制御する制御用処理装
置、25は測定データを演算する演算プロセッサ、26
はDUT20を動作させるためのパターンを発生すると
共に、DUT20からの出力を期待するパターンと比較
するディジタル測定系である。
におけるICテスタの構成を図3に示す。図3におい
て、20はICテスタで測定するDUT(Device Under
Test;測定対象の総称。以下においても同様)、21
はDUT20からの出力データの論理を判定する比較
器、22はデータを一時的に格納するレジスタ、23は
記憶装置、24は記憶装置23を制御する制御用処理装
置、25は測定データを演算する演算プロセッサ、26
はDUT20を動作させるためのパターンを発生すると
共に、DUT20からの出力を期待するパターンと比較
するディジタル測定系である。
【0004】このような構成においてDUT20を種々
の集積回路として測定するが、上述したようなA/Dコ
ンバータを測定するときには、変換結果を記憶装置23
に記憶して演算プロセッサ25により理想的な出力との
誤差を演算する。このとき、数値的なA/Dコンバータ
のディジタル出力がシリアルデータとなっている場合に
あっては、図4に示すように、そのシリアルデータ1ビ
ットずつをLSB(最下位ビット)からMSB(最上位
ビット)まで順次記憶装置23の所定アドレスの記憶領
域に取り込む。そして、演算プロセッサ25が、それら
のシリアルに記憶されたデータを演算プロセッサ25の
扱うことのできるパラレルデータに変換し、その変換後
のパラレルデータを演算処理することとしていた。
の集積回路として測定するが、上述したようなA/Dコ
ンバータを測定するときには、変換結果を記憶装置23
に記憶して演算プロセッサ25により理想的な出力との
誤差を演算する。このとき、数値的なA/Dコンバータ
のディジタル出力がシリアルデータとなっている場合に
あっては、図4に示すように、そのシリアルデータ1ビ
ットずつをLSB(最下位ビット)からMSB(最上位
ビット)まで順次記憶装置23の所定アドレスの記憶領
域に取り込む。そして、演算プロセッサ25が、それら
のシリアルに記憶されたデータを演算プロセッサ25の
扱うことのできるパラレルデータに変換し、その変換後
のパラレルデータを演算処理することとしていた。
【0005】
【発明が解決しようとする課題】このように、被測定デ
バイスからの出力データ形式がシリアルの場合、従来の
ICテスタでは演算プロセッサ25の扱うことのできる
パラレルデータに変換する処理を行うが、この変換処理
では記憶装置23に記憶された1つ1つのシリアルデー
タを並び換える処理を行うため、多くの時間がかかると
いう問題があった。又、シリアルデータが記憶装置23
におけるアドレス方向に1ビットずつ記憶されるため、
複数のデータを取得した場合には多くの記憶容量を必要
とするという問題もあった。
バイスからの出力データ形式がシリアルの場合、従来の
ICテスタでは演算プロセッサ25の扱うことのできる
パラレルデータに変換する処理を行うが、この変換処理
では記憶装置23に記憶された1つ1つのシリアルデー
タを並び換える処理を行うため、多くの時間がかかると
いう問題があった。又、シリアルデータが記憶装置23
におけるアドレス方向に1ビットずつ記憶されるため、
複数のデータを取得した場合には多くの記憶容量を必要
とするという問題もあった。
【0006】本発明は、被測定デバイスの出力データ形
式の如何に関わらず処理時間を短縮すると共にデータの
記憶容量を少なくすることを可能とするICテスタを提
供することを目的とする。
式の如何に関わらず処理時間を短縮すると共にデータの
記憶容量を少なくすることを可能とするICテスタを提
供することを目的とする。
【0007】
【課題を解決するための手段】請求項1記載の発明は、
被測定デバイスから出力されるシリアル形式のデータを
パラレル形式のデータに変換するデータ形式変換手段
と、当該シリアル形式のデータに対応するパラレルの数
値データを、前記データ形式変換手段によって当該シリ
アル形式のデータが変換されるパラレル形式のデータが
指定するアドレスにあらかじめ記憶し、前記データ形式
変換手段による変換結果が前記パラレル形式のデータで
あったときに前記アドレスに記憶したパラレルの数値デ
ータを出力するデータ変換手段とを有することを特徴と
している。
被測定デバイスから出力されるシリアル形式のデータを
パラレル形式のデータに変換するデータ形式変換手段
と、当該シリアル形式のデータに対応するパラレルの数
値データを、前記データ形式変換手段によって当該シリ
アル形式のデータが変換されるパラレル形式のデータが
指定するアドレスにあらかじめ記憶し、前記データ形式
変換手段による変換結果が前記パラレル形式のデータで
あったときに前記アドレスに記憶したパラレルの数値デ
ータを出力するデータ変換手段とを有することを特徴と
している。
【0008】請求項2記載の発明は、請求項1記載のI
Cテスタにおいて、被測定デバイスから出力されるパラ
レル形式のデータを伝達する信号経路と、被測定デバイ
スから出力されるデータを、その出力形式がシリアルの
場合には前記データ形式変換手段へ入力し、パラレルの
場合には前記信号経路へ入力する入力経路切換手段とを
更に有することを特徴としている。
Cテスタにおいて、被測定デバイスから出力されるパラ
レル形式のデータを伝達する信号経路と、被測定デバイ
スから出力されるデータを、その出力形式がシリアルの
場合には前記データ形式変換手段へ入力し、パラレルの
場合には前記信号経路へ入力する入力経路切換手段とを
更に有することを特徴としている。
【0009】請求項3記載の発明は、請求項2記載のI
Cテスタにおいて、前記データ形式変換手段の出力経路
と前記信号経路の出力経路とを結合する結合手段を更に
有し、前記データ変換手段は、被測定デバイスの出力形
式がパラレル形式の場合には、そのパラレル形式のデー
タが示すパラレルの数値データを当該パラレル形式のデ
ータが指定するアドレスにあらかじめ記憶し、前記結合
手段からの出力が当該パラレル形式のデータであったと
きに当該アドレスに記憶したパラレルの数値データを出
力することを特徴としている。
Cテスタにおいて、前記データ形式変換手段の出力経路
と前記信号経路の出力経路とを結合する結合手段を更に
有し、前記データ変換手段は、被測定デバイスの出力形
式がパラレル形式の場合には、そのパラレル形式のデー
タが示すパラレルの数値データを当該パラレル形式のデ
ータが指定するアドレスにあらかじめ記憶し、前記結合
手段からの出力が当該パラレル形式のデータであったと
きに当該アドレスに記憶したパラレルの数値データを出
力することを特徴としている。
【0010】請求項4記載の発明は、請求項1〜3のい
ずれかの項記載のICテスタにおいて、前記データ変換
手段から出力されたパラレルの数値データを記憶する記
憶手段を更に有することを特徴としている。
ずれかの項記載のICテスタにおいて、前記データ変換
手段から出力されたパラレルの数値データを記憶する記
憶手段を更に有することを特徴としている。
【0011】請求項5記載の発明は、請求項4記載のI
Cテスタにおいて、被測定デバイスから出力されるシリ
アル形式のデータを順次取り込むための取込指示信号を
前記データ形式変換手段に対して出力すると共に、その
シリアル形式のデータ1ワード分の出力終了信号を前記
記憶手段に対して出力するデータ取込指示手段を更に有
し、前記記憶手段は、前記出力終了信号を受けた時に前
記パラレルの数値データを記憶することを特徴としてい
る。
Cテスタにおいて、被測定デバイスから出力されるシリ
アル形式のデータを順次取り込むための取込指示信号を
前記データ形式変換手段に対して出力すると共に、その
シリアル形式のデータ1ワード分の出力終了信号を前記
記憶手段に対して出力するデータ取込指示手段を更に有
し、前記記憶手段は、前記出力終了信号を受けた時に前
記パラレルの数値データを記憶することを特徴としてい
る。
【0012】このように、本発明は、被測定デバイスの
出力形式がシリアルの場合に対し、記憶手段の前に変換
処理を専用とするデータ形式変換手段及びデータ変換手
段を加えることにより、記憶手段の記憶容量を小さくで
きることを可能とする。
出力形式がシリアルの場合に対し、記憶手段の前に変換
処理を専用とするデータ形式変換手段及びデータ変換手
段を加えることにより、記憶手段の記憶容量を小さくで
きることを可能とする。
【0013】
【発明の実施の形態】以下に、図面を参照して本発明の
実施の形態について説明する。図1は、本発明の一実施
形態によるICテスタの構成を示す図である。
実施の形態について説明する。図1は、本発明の一実施
形態によるICテスタの構成を示す図である。
【0014】図1において、1は本ICテスタによって
測定しようとするDUT(被測定デバイス)である。2
はDUT1からの出力データの論理(“0”ないし
“1”)を判定する比較器である。3はDUT1の出力
データ形式に応じて比較器2からの出力の処理経路を図
中の端子a側ないし端子b側に切り換える切り換え器で
ある。ここで、端子aはパラレルデータ伝達用の複数の
端子群からなり、端子bはシリアルデータ伝達用の単数
の端子からなるものとなっており、これらの端子に対応
する端子がDUT1及び比較器2側に設けられ、それぞ
れ対応する端子が切り換え器3内にて接続される。
測定しようとするDUT(被測定デバイス)である。2
はDUT1からの出力データの論理(“0”ないし
“1”)を判定する比較器である。3はDUT1の出力
データ形式に応じて比較器2からの出力の処理経路を図
中の端子a側ないし端子b側に切り換える切り換え器で
ある。ここで、端子aはパラレルデータ伝達用の複数の
端子群からなり、端子bはシリアルデータ伝達用の単数
の端子からなるものとなっており、これらの端子に対応
する端子がDUT1及び比較器2側に設けられ、それぞ
れ対応する端子が切り換え器3内にて接続される。
【0015】4は切り換え器3の端子aと接続されたレ
ジスタであり、DUT1の出力データ形式がパラレルの
場合に比較器2及び切り換え器3を介して受けたパラレ
ルデータを一時格納する。5はシリアルデータをパラレ
ルデータに変換するシリアル−パラレル変換器であり、
切り換え器3の端子bと接続されている。6はレジスタ
4の出力経路とシリアル−パラレル変換器5の出力経路
とを接続している論理素子である。レジスタ4とシリア
ル−パラレル変換器5からのデータはいずれもパラレル
形式となっているので、論理素子6は、それらパラレル
形式の信号伝達経路を結合する(一つのパラレル信号伝
達経路とする)役割を担う。
ジスタであり、DUT1の出力データ形式がパラレルの
場合に比較器2及び切り換え器3を介して受けたパラレ
ルデータを一時格納する。5はシリアルデータをパラレ
ルデータに変換するシリアル−パラレル変換器であり、
切り換え器3の端子bと接続されている。6はレジスタ
4の出力経路とシリアル−パラレル変換器5の出力経路
とを接続している論理素子である。レジスタ4とシリア
ル−パラレル変換器5からのデータはいずれもパラレル
形式となっているので、論理素子6は、それらパラレル
形式の信号伝達経路を結合する(一つのパラレル信号伝
達経路とする)役割を担う。
【0016】7は論理素子6から出力されたデータを変
換するデータ変換器である。このデータ変換器7はRA
Mによって構成されており、予め所定のアドレスに所定
のデータが記憶され、論理素子6から受けたデータに応
じて動作するようにプログラムされている(このプログ
ラム等の詳細は後述する。)。8は切り換え器3の端子
aないしbの切換動作制御とデータ変換器7におけるデ
ータ変換の制御(上記プログラム)を行う制御用処理装
置である。9は制御用処理装置8による制御のもとでデ
ータ変換器7にて変換されたデータを記憶する記憶装置
である。
換するデータ変換器である。このデータ変換器7はRA
Mによって構成されており、予め所定のアドレスに所定
のデータが記憶され、論理素子6から受けたデータに応
じて動作するようにプログラムされている(このプログ
ラム等の詳細は後述する。)。8は切り換え器3の端子
aないしbの切換動作制御とデータ変換器7におけるデ
ータ変換の制御(上記プログラム)を行う制御用処理装
置である。9は制御用処理装置8による制御のもとでデ
ータ変換器7にて変換されたデータを記憶する記憶装置
である。
【0017】10は記憶装置9に記憶されたデータの演
算処理をする演算プロセッサである。11はDUT1を
動作させるためのパターン信号を発生すると共に、DU
T1からの出力を期待するパターンと比較するディジタ
ル測定系である。このディジタル測定系11は、DUT
1、レジスタ4、シリアル−パラレル変換器5及び記憶
装置9と接続されており、DUT1に対しては発生させ
たパターン信号を供給し、レジスタ4及びシリアル−パ
ラレル変換器5に対してはDUT1の出力の取込を指示
する指示信号を出力し、記憶装置9に対してはデータ変
換器7にて変換されたデータの記憶を指示する指示信号
を出力する。
算処理をする演算プロセッサである。11はDUT1を
動作させるためのパターン信号を発生すると共に、DU
T1からの出力を期待するパターンと比較するディジタ
ル測定系である。このディジタル測定系11は、DUT
1、レジスタ4、シリアル−パラレル変換器5及び記憶
装置9と接続されており、DUT1に対しては発生させ
たパターン信号を供給し、レジスタ4及びシリアル−パ
ラレル変換器5に対してはDUT1の出力の取込を指示
する指示信号を出力し、記憶装置9に対してはデータ変
換器7にて変換されたデータの記憶を指示する指示信号
を出力する。
【0018】次に、上記構成による動作について説明す
る。まず、測定しようとするDUT1に応じて切り換え
器3の切換とデータ変換器7のプログラムする。
る。まず、測定しようとするDUT1に応じて切り換え
器3の切換とデータ変換器7のプログラムする。
【0019】DUT1が特定されると、そのDUT1か
らの出力データ形式はあらかじめシリアルデータかパラ
レルデータかが分かる。そこで、DUT1の測定開始前
に、制御用処理装置8から切り換え器3に対してDUT
1の出力データ形式に適合した処理系路を形成させる切
り換え情報を与える。すなわち、制御用処理装置8は、
DUT1の出力データ形式がパラレルの場合には比較器
2からの出力を端子aと接続し、シリアルの場合には端
子bと接続することを指示する情報を与える。これによ
り、DUT1の出力データ形式に応じて切り換え器3が
切り換えられる。
らの出力データ形式はあらかじめシリアルデータかパラ
レルデータかが分かる。そこで、DUT1の測定開始前
に、制御用処理装置8から切り換え器3に対してDUT
1の出力データ形式に適合した処理系路を形成させる切
り換え情報を与える。すなわち、制御用処理装置8は、
DUT1の出力データ形式がパラレルの場合には比較器
2からの出力を端子aと接続し、シリアルの場合には端
子bと接続することを指示する情報を与える。これによ
り、DUT1の出力データ形式に応じて切り換え器3が
切り換えられる。
【0020】又、制御用処理装置8は、DUT1の出力
するディジタル出力に従ってデータ変換器7へデータを
転送し、データ変換器7内のデータ構造をプログラムす
る。すなわち、制御用処理装置8は、DUT1の各ディ
ジタル出力をデータ変換器7内の各アドレスに対応さ
せ、当該各アドレスに当該各ディジタル出力をビットの
重み順に並び換えたパラレルデータ(数値としての意味
を持つパラレルデータ)を記憶させる。そして、論理素
子6からのパラレルデータによって指定されるアドレス
に記憶されたパラレルデータを記憶装置9内の一つの所
定アドレスに書き込むようデータ変換器7の変換動作を
プログラムする。
するディジタル出力に従ってデータ変換器7へデータを
転送し、データ変換器7内のデータ構造をプログラムす
る。すなわち、制御用処理装置8は、DUT1の各ディ
ジタル出力をデータ変換器7内の各アドレスに対応さ
せ、当該各アドレスに当該各ディジタル出力をビットの
重み順に並び換えたパラレルデータ(数値としての意味
を持つパラレルデータ)を記憶させる。そして、論理素
子6からのパラレルデータによって指定されるアドレス
に記憶されたパラレルデータを記憶装置9内の一つの所
定アドレスに書き込むようデータ変換器7の変換動作を
プログラムする。
【0021】このようにして切り換え器3の切換とデー
タ変換器7のプログラムを行った後、DUT1の測定を
開始する。DUT1を測定するときには、ディジタル測
定系11からDUT1を動作させるための電源電圧、デ
ィジタルパターン信号などが与えられ、DUT1はその
与えられたパターン信号によって動作する。
タ変換器7のプログラムを行った後、DUT1の測定を
開始する。DUT1を測定するときには、ディジタル測
定系11からDUT1を動作させるための電源電圧、デ
ィジタルパターン信号などが与えられ、DUT1はその
与えられたパターン信号によって動作する。
【0022】すると、DUT1の出力は比較器2により
“1”または“0”判定され、切り換え器3にはDUT
1のディジタル出力が入力される。これにより、切り換
え器3における接続が端子a側の場合にはパラレルデー
タがレジスタ4へ出力され、切り換え器3における接続
が端子b側の場合にはシリアルデータがシリアル−パラ
レル変換器5へ出力される。
“1”または“0”判定され、切り換え器3にはDUT
1のディジタル出力が入力される。これにより、切り換
え器3における接続が端子a側の場合にはパラレルデー
タがレジスタ4へ出力され、切り換え器3における接続
が端子b側の場合にはシリアルデータがシリアル−パラ
レル変換器5へ出力される。
【0023】今、DUT1の出力データ形式がシリアル
であり、数値としての意味を持つ連続した複数ビットか
らなるワード単位のシリアルデータがDUT1から出力
されるとすると、切り換え器3では端子b側への接続が
なされ、DUT1のディジタル出力が順次シリアル−パ
ラレル変換器5へ出力されることになる。
であり、数値としての意味を持つ連続した複数ビットか
らなるワード単位のシリアルデータがDUT1から出力
されるとすると、切り換え器3では端子b側への接続が
なされ、DUT1のディジタル出力が順次シリアル−パ
ラレル変換器5へ出力されることになる。
【0024】この場合、ディジタル測定系11は、DU
T1のディジタル出力を取り込むための指示信号を上記
シリアルデータのビット間隔で順次発生し、シリアル−
パラレル変換器5へ出力する。これにより、その指示信
号に同期してシリアル−パラレル変換器5が動作し、順
次DUT1のディジタル出力を取り込んでいく。
T1のディジタル出力を取り込むための指示信号を上記
シリアルデータのビット間隔で順次発生し、シリアル−
パラレル変換器5へ出力する。これにより、その指示信
号に同期してシリアル−パラレル変換器5が動作し、順
次DUT1のディジタル出力を取り込んでいく。
【0025】そして、DUT1から1ワード分のシリア
ルデータが出力し終えた時、ディジタル測定系11は記
憶装置9に対して記憶を指示する指示信号を出力する。
この時、シリアル−パラレル変換器5の出力はDUT1
からの1ワード分のシリアルデータをパラレル形式のデ
ータに変換したものとなっており、そのパラレルデータ
が論理素子6を介してデータ変換器7へ入力され、デー
タ変換器7のアドレス入力となる。すなわち、そのパラ
レルデータによってデータ変換器7内のアドレスが指定
され、当該アドレスに予めプログラムされたパラレルデ
ータ(数値データ)が記憶装置9へ出力される。これに
より、記憶装置9内の一つの所定アドレスに当該パラレ
ルデータが書き込まれる。
ルデータが出力し終えた時、ディジタル測定系11は記
憶装置9に対して記憶を指示する指示信号を出力する。
この時、シリアル−パラレル変換器5の出力はDUT1
からの1ワード分のシリアルデータをパラレル形式のデ
ータに変換したものとなっており、そのパラレルデータ
が論理素子6を介してデータ変換器7へ入力され、デー
タ変換器7のアドレス入力となる。すなわち、そのパラ
レルデータによってデータ変換器7内のアドレスが指定
され、当該アドレスに予めプログラムされたパラレルデ
ータ(数値データ)が記憶装置9へ出力される。これに
より、記憶装置9内の一つの所定アドレスに当該パラレ
ルデータが書き込まれる。
【0026】例えば、図2中左側に示すシリアルデータ
がシリアル−パラレル変換器5へ入力された時、このシ
リアルデータを変換したパラレルデータが示すアドレス
が“15h”に対応するものであったとすると、“15
h”がデータ変換器7へのアドレス入力となる。そし
て、データ変換器7のアドレス“15h”に対しては、
あらかじめ記憶装置9内の1の所定アドレス(“2a
h”とする。)への記憶がプログラムされており、デー
タ変換器7のアドレス“15h”に記憶されたパラレル
データが記憶装置9のアドレス“2ah”に記憶され
る。このようにして記憶装置9には演算プロセッサ10
が直接扱うことのできるパラレル数値データが記憶さ
れ、又、記憶装置9には1ワードのシリアルデータが1
アドレスにパラレルデータとして書き込まれる。
がシリアル−パラレル変換器5へ入力された時、このシ
リアルデータを変換したパラレルデータが示すアドレス
が“15h”に対応するものであったとすると、“15
h”がデータ変換器7へのアドレス入力となる。そし
て、データ変換器7のアドレス“15h”に対しては、
あらかじめ記憶装置9内の1の所定アドレス(“2a
h”とする。)への記憶がプログラムされており、デー
タ変換器7のアドレス“15h”に記憶されたパラレル
データが記憶装置9のアドレス“2ah”に記憶され
る。このようにして記憶装置9には演算プロセッサ10
が直接扱うことのできるパラレル数値データが記憶さ
れ、又、記憶装置9には1ワードのシリアルデータが1
アドレスにパラレルデータとして書き込まれる。
【0027】DUT1からのディジタル出力がシリアル
形式の場合、本ICテスタによれば上述したようにシリ
アル−パラレル変換処理の方法を変えることで記憶装置
9の記憶容量を小さくできる。
形式の場合、本ICテスタによれば上述したようにシリ
アル−パラレル変換処理の方法を変えることで記憶装置
9の記憶容量を小さくできる。
【0028】尚、DUT1の出力データ形式がパラレル
の場合には、切り換え器3で端子a側への接続がなさ
れ、レジスタ4を介して出力されるパラレルデータによ
って上記同様の処理が行われる。すなわち、データ変換
器7にはDUT1から出力されるパラレルデータが示す
アドレスに同パラレルデータ(数値データ)をあらかじ
め記憶する。そして、レジスタ4からのパラレルデータ
によって指定されるデータ変換器7内のアドレスに記憶
されたパラレルデータを記憶装置9の1の所定アドレス
に記憶する。
の場合には、切り換え器3で端子a側への接続がなさ
れ、レジスタ4を介して出力されるパラレルデータによ
って上記同様の処理が行われる。すなわち、データ変換
器7にはDUT1から出力されるパラレルデータが示す
アドレスに同パラレルデータ(数値データ)をあらかじ
め記憶する。そして、レジスタ4からのパラレルデータ
によって指定されるデータ変換器7内のアドレスに記憶
されたパラレルデータを記憶装置9の1の所定アドレス
に記憶する。
【0029】
【発明の効果】以上説明したように本発明によれば、被
測定デバイスから出力されるシリアル形式のデータに対
応するパラレルの数値データをあらかじめデータ変換手
段の所定のアドレスに記憶し、出力されたシリアル形式
のデータを変換した結果が前記アドレスを指定するもの
であったときに前記パラレルの数値データを出力するこ
ととしたので、被測定デバイスの出力形式がシリアル形
式の場合、シリアルデータを記憶装置等に貯めてから1
つ1つのデータを並び換えるような処理を要せずして当
該シリアルデータが示すパラレルの数値データを得るこ
とができる。これにより、被測定デバイスの出力形式が
シリアル形式の場合における処理時間を短縮することが
可能となる。
測定デバイスから出力されるシリアル形式のデータに対
応するパラレルの数値データをあらかじめデータ変換手
段の所定のアドレスに記憶し、出力されたシリアル形式
のデータを変換した結果が前記アドレスを指定するもの
であったときに前記パラレルの数値データを出力するこ
ととしたので、被測定デバイスの出力形式がシリアル形
式の場合、シリアルデータを記憶装置等に貯めてから1
つ1つのデータを並び換えるような処理を要せずして当
該シリアルデータが示すパラレルの数値データを得るこ
とができる。これにより、被測定デバイスの出力形式が
シリアル形式の場合における処理時間を短縮することが
可能となる。
【0030】ここで、請求項2記載の発明によれば、被
測定デバイスの出力がシリアルの場合には上記同様に処
理し、パラレルの場合にはパラレル形式用の信号経路で
伝達することとしたので、シリアル及びパラレルの双方
の出力形式に対処することができる。又、請求項3記載
の発明によれば、シリアル及びパラレルの出力経路を結
合し、被測定デバイスの出力形式がパラレル形式の場合
にも同様にパラレルの数値データを得られるようにした
ので、シリアル及びパラレルの双方の出力形式に対し、
簡単な回路構成で同様の処理形態によって対処すること
ができる。これにより、被測定デバイスの出力データ形
式の如何に関わらず処理時間を短縮できる。
測定デバイスの出力がシリアルの場合には上記同様に処
理し、パラレルの場合にはパラレル形式用の信号経路で
伝達することとしたので、シリアル及びパラレルの双方
の出力形式に対処することができる。又、請求項3記載
の発明によれば、シリアル及びパラレルの出力経路を結
合し、被測定デバイスの出力形式がパラレル形式の場合
にも同様にパラレルの数値データを得られるようにした
ので、シリアル及びパラレルの双方の出力形式に対し、
簡単な回路構成で同様の処理形態によって対処すること
ができる。これにより、被測定デバイスの出力データ形
式の如何に関わらず処理時間を短縮できる。
【0031】そして、請求項4記載の発明によれば、得
られたパラレルの数値データを記憶手段に記憶すること
としたので、被測定デバイスの出力がシリアルの場合で
もパラレルの場合でも記憶手段にはパラレルの数値デー
タとして記憶することができる。これにより、シリアル
データの1つ1つのビットをそれぞれ別アドレスに記憶
しなければならないような事態は回避され、データの記
憶容量を少なくすることができるという効果が得られ
る。更に、記憶したデータの演算処理等を行うときにデ
ータを並び換える必要はなく、上記同様に処理時間の短
縮を図ることができる。
られたパラレルの数値データを記憶手段に記憶すること
としたので、被測定デバイスの出力がシリアルの場合で
もパラレルの場合でも記憶手段にはパラレルの数値デー
タとして記憶することができる。これにより、シリアル
データの1つ1つのビットをそれぞれ別アドレスに記憶
しなければならないような事態は回避され、データの記
憶容量を少なくすることができるという効果が得られ
る。更に、記憶したデータの演算処理等を行うときにデ
ータを並び換える必要はなく、上記同様に処理時間の短
縮を図ることができる。
【0032】尚、請求項5記載の発明によれば、被測定
デバイスから出力されるシリアル形式のデータを順次取
り込み、そのシリアル形式のデータ1ワード分の出力が
終了した時にパラレルの数値データを記憶するように逐
次指示することとしたので、数値としての意味を持つ連
続した複数ビットからなるワード単位のシリアルデータ
を的確に得ることができる。
デバイスから出力されるシリアル形式のデータを順次取
り込み、そのシリアル形式のデータ1ワード分の出力が
終了した時にパラレルの数値データを記憶するように逐
次指示することとしたので、数値としての意味を持つ連
続した複数ビットからなるワード単位のシリアルデータ
を的確に得ることができる。
【図1】 本発明の一実施形態によるICテスタの構成
を示す図である。
を示す図である。
【図2】 図1のICテスタにおけるシリアル−パラレ
ル変換方式を示す図である。
ル変換方式を示す図である。
【図3】 従来におけるICテスタの構成を示す図であ
る。
る。
【図4】 図3のICテスタにおけるシリアル−パラレ
ル変換方式を示す図である。
ル変換方式を示す図である。
1 DUT 2 比較器 3 切り換え器 4 レジスタ 5 シリアル−パラレル変換器 6 論理素子 7 データ変換器 8 制御用処理装置 9 記憶装置
Claims (5)
- 【請求項1】 被測定デバイスから出力されるシリアル
形式のデータをパラレル形式のデータに変換するデータ
形式変換手段と、 当該シリアル形式のデータに対応するパラレルの数値デ
ータを、前記データ形式変換手段によって当該シリアル
形式のデータが変換されるパラレル形式のデータが指定
するアドレスにあらかじめ記憶し、前記データ形式変換
手段による変換結果が前記パラレル形式のデータであっ
たときに前記アドレスに記憶したパラレルの数値データ
を出力するデータ変換手段とを有することを特徴とする
ICテスタ。 - 【請求項2】 請求項1記載のICテスタにおいて、 被測定デバイスから出力されるパラレル形式のデータを
伝達する信号経路と、 被測定デバイスから出力されるデータを、その出力形式
がシリアルの場合には前記データ形式変換手段へ入力
し、パラレルの場合には前記信号経路へ入力する入力経
路切換手段とを更に有することを特徴とするICテス
タ。 - 【請求項3】 請求項2記載のICテスタにおいて、 前記データ形式変換手段の出力経路と前記信号経路の出
力経路とを結合する結合手段を更に有し、 前記データ変換手段は、被測定デバイスの出力形式がパ
ラレル形式の場合には、そのパラレル形式のデータが示
すパラレルの数値データを当該パラレル形式のデータが
指定するアドレスにあらかじめ記憶し、前記結合手段か
らの出力が当該パラレル形式のデータであったときに当
該アドレスに記憶したパラレルの数値データを出力する
ことを特徴とするICテスタ。 - 【請求項4】 請求項1〜3のいずれかの項記載のIC
テスタにおいて、 前記データ変換手段から出力されたパラレルの数値デー
タを記憶する記憶手段を更に有することを特徴とするI
Cテスタ。 - 【請求項5】 請求項4記載のICテスタにおいて、 被測定デバイスから出力されるシリアル形式のデータを
順次取り込むための取込指示信号を前記データ形式変換
手段に対して出力すると共に、そのシリアル形式のデー
タ1ワード分の出力終了信号を前記記憶手段に対して出
力するデータ取込指示手段を更に有し、 前記記憶手段は、前記出力終了信号を受けた時に前記パ
ラレルの数値データを記憶することを特徴とするICテ
スタ 。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10294570A JP2000111620A (ja) | 1998-09-30 | 1998-09-30 | Icテスタ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10294570A JP2000111620A (ja) | 1998-09-30 | 1998-09-30 | Icテスタ |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2000111620A true JP2000111620A (ja) | 2000-04-21 |
Family
ID=17809499
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10294570A Pending JP2000111620A (ja) | 1998-09-30 | 1998-09-30 | Icテスタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2000111620A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN116860677A (zh) * | 2023-07-05 | 2023-10-10 | 无锡摩芯半导体有限公司 | 一种高效实时的串行测试通讯接口装置 |
-
1998
- 1998-09-30 JP JP10294570A patent/JP2000111620A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN116860677A (zh) * | 2023-07-05 | 2023-10-10 | 无锡摩芯半导体有限公司 | 一种高效实时的串行测试通讯接口装置 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20041001 |