JPH0234014A - 複合半導体装置 - Google Patents
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- 239000002131 composite material Substances 0.000 title claims description 3
- 239000004065 semiconductor Substances 0.000 title claims description 3
- 239000003990 capacitor Substances 0.000 claims abstract description 7
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 abstract description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 230000010355 oscillation Effects 0.000 description 5
- 238000006243 chemical reaction Methods 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 230000003321 amplification Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000003199 nucleic acid amplification method Methods 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 238000002161 passivation Methods 0.000 description 3
- 230000001681 protective effect Effects 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000008358 core component Substances 0.000 description 1
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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- H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
- H01L2224/02165—Reinforcing structures
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- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
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- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
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- H01L2224/0555—Shape
- H01L2224/05556—Shape in side view
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
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- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は高入力インピーダンストランジスタに内部整合
を施して最適入力インピーダンスにした複合半導体装置
に関する。
を施して最適入力インピーダンスにした複合半導体装置
に関する。
従来の技術
近年、高周波用以下種々の小信号トランジスタは、低駆
動電圧、低消費電流において十分な特性が得られる等の
高性能化が進み、応用も多角的になってきている。
動電圧、低消費電流において十分な特性が得られる等の
高性能化が進み、応用も多角的になってきている。
以下に従来のNPN高周波小信号トランジスタについて
説明する。第4図、第5図は従来のNPN高周波小信号
トランジスタの平面図、要部断面図を示すものである。
説明する。第4図、第5図は従来のNPN高周波小信号
トランジスタの平面図、要部断面図を示すものである。
第4図、第5図において、1はシリコン基板、2はN型
シリコンエピタキシャル層、3はP型ベース領域、4は
N型エミッタ領域、5はシリコン酸化膜、6はアルミ電
極、7はパシベーション保護膜である。
シリコンエピタキシャル層、3はP型ベース領域、4は
N型エミッタ領域、5はシリコン酸化膜、6はアルミ電
極、7はパシベーション保護膜である。
次に、この高周波小信号トランジスタについてその動作
を説明する。
を説明する。
まず、第6図の回路例に示すように低駆動電圧、低消費
電流で動作させるトランジスタは高周波増幅用トランジ
スタ11、局部発振用トランジスタ12、周波数混合用
トランジスタ13の回路構成により微弱電波を受信し、
増幅・周波数変換までおこなう受信機の中核部品である
。
電流で動作させるトランジスタは高周波増幅用トランジ
スタ11、局部発振用トランジスタ12、周波数混合用
トランジスタ13の回路構成により微弱電波を受信し、
増幅・周波数変換までおこなう受信機の中核部品である
。
発明が解決しようとする課題
しかしながら上記の従来の構成では、低駆動電圧、低消
費電流動作の本トランジスタは入力インピーダンスがも
ともと高いので、インピーダンス変換してインピーダン
スを外部回路により低下させており、この事により安定
指数が低下し、定数のばらつきにより寄生発振等の問題
が発生する欠点を有していた。
費電流動作の本トランジスタは入力インピーダンスがも
ともと高いので、インピーダンス変換してインピーダン
スを外部回路により低下させており、この事により安定
指数が低下し、定数のばらつきにより寄生発振等の問題
が発生する欠点を有していた。
本発明は上記従来の問題点を解決するもので、高入力イ
ンピーダンストランジスタに内部整合を施して最適入力
インピーダンスとし、外部回路でのインピーダンス変換
との組合せで安定指数の低下を防ぎ、安定な動作を提供
するものである。
ンピーダンストランジスタに内部整合を施して最適入力
インピーダンスとし、外部回路でのインピーダンス変換
との組合せで安定指数の低下を防ぎ、安定な動作を提供
するものである。
課題を解決するための手段
この目的を達成するために、本発明のNPN高周波小信
号トランジスタは内部整合用MO3牛ヤバシタ1分布定
数線路、集中定数インダクタ、配線用ボンディング金線
等を有しており、高入力インピーダンスから最適入力イ
ンピーダンスにインピーダンス変換できるように構成さ
れている。
号トランジスタは内部整合用MO3牛ヤバシタ1分布定
数線路、集中定数インダクタ、配線用ボンディング金線
等を有しており、高入力インピーダンスから最適入力イ
ンピーダンスにインピーダンス変換できるように構成さ
れている。
作用
この構成によって回路上不安定になる可能性のあった高
入力インピーダンス高周波小信号トランジスタを最適入
力インピーダンスにすることができ、その結果外部回路
との整合をとる時の安定指数が高くとれ、非常に安定な
動作を実現することができる。
入力インピーダンス高周波小信号トランジスタを最適入
力インピーダンスにすることができ、その結果外部回路
との整合をとる時の安定指数が高くとれ、非常に安定な
動作を実現することができる。
実施例
以下に本発明の一実施例について、図面を参照しながら
説明する。
説明する。
第1図、第2図は本発明の実施例における高周波小信号
トランジスタの平面図、要部断面図を示すものである。
トランジスタの平面図、要部断面図を示すものである。
第1図、第2図において、101はシリコン基板、10
2はN型シリコンエピタキシャル層、103はP型ベー
ス領域、104はN型エミッタ領域、105はシリコン
酸化膜、106はアルミニウム膜による電極、107は
パシベーション保護膜、108はMOSキャパシタ、1
09は分布定数インダクタ、110は集中定数インダク
タ、111はボンディング用金線である。第3図はその
等価回路図である。
2はN型シリコンエピタキシャル層、103はP型ベー
ス領域、104はN型エミッタ領域、105はシリコン
酸化膜、106はアルミニウム膜による電極、107は
パシベーション保護膜、108はMOSキャパシタ、1
09は分布定数インダクタ、110は集中定数インダク
タ、111はボンディング用金線である。第3図はその
等価回路図である。
以上のように構成された高周波小信号トランジスタにつ
いて、以下その動作を説明する。
いて、以下その動作を説明する。
まず、(200−j 200)Ω程度の高入力インピー
ダンストランジスタのベースに5pFのMOSキャパシ
タ108を並列に接続して次に長さ1鴫9幅20μmの
分布定数インダクタ110を直列に接続し、次に必要周
波数帯に応じて約1OnHの集中定数インダクタ110
を直列に接続し、最後にインダクタの働きを持つボンデ
ィング用金線により外部ベース端子に接続する。以上に
よりほぼ50Ωの最適入力インピーダンスの高周波小信
号トランジスタが構成され、800MHz帯で一段で1
5デシベルの高利得がIVlmAという低消費電力下で
安定に増幅することができた。
ダンストランジスタのベースに5pFのMOSキャパシ
タ108を並列に接続して次に長さ1鴫9幅20μmの
分布定数インダクタ110を直列に接続し、次に必要周
波数帯に応じて約1OnHの集中定数インダクタ110
を直列に接続し、最後にインダクタの働きを持つボンデ
ィング用金線により外部ベース端子に接続する。以上に
よりほぼ50Ωの最適入力インピーダンスの高周波小信
号トランジスタが構成され、800MHz帯で一段で1
5デシベルの高利得がIVlmAという低消費電力下で
安定に増幅することができた。
以上のように本実施例によれば、高入力インピーダンス
を持つ高周波小信号トランジスタに、同一チップ内部に
インダクタ、キャパシタを設けることにより、インピー
ダンス変換をおこない最適入力インピーダンスにして、
トランジスタ自身や外部回路のばらつきによる、寄生発
振等の不安定動作を防止することができる。
を持つ高周波小信号トランジスタに、同一チップ内部に
インダクタ、キャパシタを設けることにより、インピー
ダンス変換をおこない最適入力インピーダンスにして、
トランジスタ自身や外部回路のばらつきによる、寄生発
振等の不安定動作を防止することができる。
なお、本実施例においては、NPN高周波小信号トラン
ジスタを例としたが、PNP高周波小信号トランジスタ
、NチャンネルMOSトランジスタ、PチャンネルMO
Sトランジスタにおいてもよい。
ジスタを例としたが、PNP高周波小信号トランジスタ
、NチャンネルMOSトランジスタ、PチャンネルMO
Sトランジスタにおいてもよい。
発明の効果
以上のように、本発明によれば、インダクタとキャパシ
タを同一チップ内部に設は整合回路を構成することによ
り、高入力インピーダンスを最適入力インピーダンスに
変換させ、寄生発振等の不安定動作を防止することがで
きる。
タを同一チップ内部に設は整合回路を構成することによ
り、高入力インピーダンスを最適入力インピーダンスに
変換させ、寄生発振等の不安定動作を防止することがで
きる。
第1図、第2図は本発明の実施例における高周波小信号
トランジスタの平面図、要部断面図、第3図はその等価
回路回路図、第4図、第5図は従来の高周波小信号トラ
ンジスタの平面図、要部断面図、第6図は回路構成例を
示す回路図である。 1、.101・・・・・・シリコン基板、2,102・
・・・・・N型シリコンエピタキシャル層、3.103
・・・・・・P型ベース領域、4,104・・・・・・
N型エミッタ領域、5.105・・・・・・シリコン酸
化膜、6.106・・・・・・アルミニウム電極、7,
107・・・・・・パシベーション保護膜、11・・・
・・・高周波増幅用トランジス夕、12・・・・・・局
部発振用トランジスタ、13・旧・・周波数混合用トラ
ンジスタ、108・・・・・・MOSキャパシタ、10
9・・・・・・分布定数インダクタ、110・・・・・
・集中定数インダクタ、111・・・・・・ボンディン
グ用金線。 代理人の氏名 弁理士 粟野重孝 はが1名第 図 to3−−−P型A′−ス(銭賊
トランジスタの平面図、要部断面図、第3図はその等価
回路回路図、第4図、第5図は従来の高周波小信号トラ
ンジスタの平面図、要部断面図、第6図は回路構成例を
示す回路図である。 1、.101・・・・・・シリコン基板、2,102・
・・・・・N型シリコンエピタキシャル層、3.103
・・・・・・P型ベース領域、4,104・・・・・・
N型エミッタ領域、5.105・・・・・・シリコン酸
化膜、6.106・・・・・・アルミニウム電極、7,
107・・・・・・パシベーション保護膜、11・・・
・・・高周波増幅用トランジス夕、12・・・・・・局
部発振用トランジスタ、13・旧・・周波数混合用トラ
ンジスタ、108・・・・・・MOSキャパシタ、10
9・・・・・・分布定数インダクタ、110・・・・・
・集中定数インダクタ、111・・・・・・ボンディン
グ用金線。 代理人の氏名 弁理士 粟野重孝 はが1名第 図 to3−−−P型A′−ス(銭賊
Claims (1)
- 高入力インピーダンスを有するトランジスタにインダク
タとキャパシタからなる内部整合回路を設けて最適入力
インピーダンスに変換した複合半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18499288A JPH0234014A (ja) | 1988-07-25 | 1988-07-25 | 複合半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18499288A JPH0234014A (ja) | 1988-07-25 | 1988-07-25 | 複合半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0234014A true JPH0234014A (ja) | 1990-02-05 |
Family
ID=16162896
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP18499288A Pending JPH0234014A (ja) | 1988-07-25 | 1988-07-25 | 複合半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0234014A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011528168A (ja) * | 2008-07-04 | 2011-11-10 | オスラム アクチエンゲゼルシャフト | 少なくとも第1ledおよび第2ledを作動するための回路装置および方法 |
JP2013017075A (ja) * | 2011-07-05 | 2013-01-24 | Mitsubishi Electric Corp | 高周波電力増幅器 |
-
1988
- 1988-07-25 JP JP18499288A patent/JPH0234014A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011528168A (ja) * | 2008-07-04 | 2011-11-10 | オスラム アクチエンゲゼルシャフト | 少なくとも第1ledおよび第2ledを作動するための回路装置および方法 |
JP2013017075A (ja) * | 2011-07-05 | 2013-01-24 | Mitsubishi Electric Corp | 高周波電力増幅器 |
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