JP3216990B2 - パーシャルマッチング回路内蔵型Ｓｉトランジスタ - Google Patents
パーシャルマッチング回路内蔵型ＳｉトランジスタInfo
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Description
【０００１】
【発明の属する技術分野】この発明は、衛星通信、地上
マイクロ波通信、移動体通信等に使用する高出力増幅器
に用いるトランジスタに関するものである。
マイクロ波通信、移動体通信等に使用する高出力増幅器
に用いるトランジスタに関するものである。
【０００２】
【従来の技術】ソース(エミッタ)接地トランジスタ素子
を用いて高出力増幅器を形成する場合に、高出力を得る
ために、ゲート幅(エミッタサイズ)の大きなトランジス
タを用いる。その場合、入出力のインピーダンスが非常
に低いインピーダンスとなり、整合が困難となる。広帯
域に整合を行うためには、できるだけ素子の近傍に整合
回路を設け、整合を行う、もしくは、外部回路による整
合が容易なインピーダンスへ入出力のインピーダンスを
変換する(パーシャルマッチングする)必要がある。
を用いて高出力増幅器を形成する場合に、高出力を得る
ために、ゲート幅(エミッタサイズ)の大きなトランジス
タを用いる。その場合、入出力のインピーダンスが非常
に低いインピーダンスとなり、整合が困難となる。広帯
域に整合を行うためには、できるだけ素子の近傍に整合
回路を設け、整合を行う、もしくは、外部回路による整
合が容易なインピーダンスへ入出力のインピーダンスを
変換する(パーシャルマッチングする)必要がある。
【０００３】図８は、例えば１９９２年電子情報通信学
会春季大会Ｃ−５７、「８ＧＨｚ帯３０Ｗ級ＧａＡｓ
ＦＥＴ」に示された、従来のＧａＡｓトランジスタを用
いた内部整合回路付き増幅器を模式的に表わした一例で
ある。ＦＥＴの入力側に対して、パーシャルマッチング
を行っている場合の例である。また、図９(ａ)にその等
価回路を、図９(ｂ)に入力側のインピーダンスを示す。
図９、図１０において１はＦＥＴ、２はキャパシタンス
Ｃの整合用コンデンサ、３はインダクタンスＬのボンデ
ィングワイヤ、４は入力側整合回路基板、５は出力側整
合回路基板である。
会春季大会Ｃ−５７、「８ＧＨｚ帯３０Ｗ級ＧａＡｓ
ＦＥＴ」に示された、従来のＧａＡｓトランジスタを用
いた内部整合回路付き増幅器を模式的に表わした一例で
ある。ＦＥＴの入力側に対して、パーシャルマッチング
を行っている場合の例である。また、図９(ａ)にその等
価回路を、図９(ｂ)に入力側のインピーダンスを示す。
図９、図１０において１はＦＥＴ、２はキャパシタンス
Ｃの整合用コンデンサ、３はインダクタンスＬのボンデ
ィングワイヤ、４は入力側整合回路基板、５は出力側整
合回路基板である。
【０００４】また、図９(ａ)、(ｂ)において、Ｓ１１は
ＦＥＴ１のゲート端子からＦＥＴ側をみたインピーダン
ス、Ｓ１１′は入力側のボンディングワイヤ３のインダ
クタンスＬを介してＦＥＴ１を見たインピーダンス、Ｓ
１１″は入力側のキャパシタンスＣの整合用コンデンサ
２からＦＥＴ側を見たインピーダンスである。
ＦＥＴ１のゲート端子からＦＥＴ側をみたインピーダン
ス、Ｓ１１′は入力側のボンディングワイヤ３のインダ
クタンスＬを介してＦＥＴ１を見たインピーダンス、Ｓ
１１″は入力側のキャパシタンスＣの整合用コンデンサ
２からＦＥＴ側を見たインピーダンスである。
【０００５】次に、動作について説明する。ＦＥＴの入
力側のインピーダンスはゲート幅の大きなＦＥＴの場
合、図９(ｂ)のＳ１１の点に表わされるように、非常に
低いインピーダンスとなる。そこで、ボンディングワイ
ヤ３のインダクタンスＬによりインピーダンスを誘導性
(Ｓ１１′参照)とした後、グランドとの間に並列に整合
用コンデンサ２を挿入することによりコンデンサのキャ
パシタンスＣによって、入力側のインピーダンスを特性
インピーダンスに近づける(Ｓ１１″参照)ことができ、
パーシャルマッチングを行うことができる。
力側のインピーダンスはゲート幅の大きなＦＥＴの場
合、図９(ｂ)のＳ１１の点に表わされるように、非常に
低いインピーダンスとなる。そこで、ボンディングワイ
ヤ３のインダクタンスＬによりインピーダンスを誘導性
(Ｓ１１′参照)とした後、グランドとの間に並列に整合
用コンデンサ２を挿入することによりコンデンサのキャ
パシタンスＣによって、入力側のインピーダンスを特性
インピーダンスに近づける(Ｓ１１″参照)ことができ、
パーシャルマッチングを行うことができる。
【０００６】
【発明が解決しようとする課題】以上のように構成され
た従来の内部整合回路付きのトランジスタにおいては、
整合回路の一部としてボンディングワイヤを用いる構成
であるため、ボンディングワイヤの長さのバラツキによ
って、整合特性が大きく変動し、安定的に必要な性能を
得ることが困難となる問題点がある。
た従来の内部整合回路付きのトランジスタにおいては、
整合回路の一部としてボンディングワイヤを用いる構成
であるため、ボンディングワイヤの長さのバラツキによ
って、整合特性が大きく変動し、安定的に必要な性能を
得ることが困難となる問題点がある。
【０００７】この発明は上記のような問題点を解決する
ためになされたもので、Ｓｉ基板を用いた素子におい
て、安定的に素子の特性を得るために、Ｓｉトランジス
タ素子上にパーシャルマッチングを行うための回路を設
けた、パーシャルマッチング回路内蔵型Ｓｉトランジス
タを得ることを目的とする。
ためになされたもので、Ｓｉ基板を用いた素子におい
て、安定的に素子の特性を得るために、Ｓｉトランジス
タ素子上にパーシャルマッチングを行うための回路を設
けた、パーシャルマッチング回路内蔵型Ｓｉトランジス
タを得ることを目的とする。
【０００８】
【課題を解決するための手段】上記の目的に鑑み、この
発明は、電源の両端に接続される第１および第２の電
極、並びに上記第１の電極と第２の電極の間の電流およ
び電圧のいずれかを制御するための第３の電極を有する
Ｓｉトランジスタにおいて、上記第１および第３の電極
の少なくとも一方にパーシャルマッチング回路用として
設けられた、該電極からＳｉトランジスタ側を見たとき
のインピーダンスが使用する周波数において誘導性とな
る長さの導体引出部と、上記導体引出部を有する電極に
パーシャルマッチング回路用として設けられた、上記電
極を上部電極としたＭＩＭキャパシタと、を備え、上記
導体引出部が上記上部電極から直接、Ｓｉトランジスタ
側に延び、低インピーダンスを整合することを特徴とす
るパーシャルマッチング回路内蔵型Ｓｉトランジスタに
ある。また、電源の両端に接続される第１および第２の
電極、並びに上記第１の電極と第２の電極の間の電流お
よび電圧のいずれかを制御するための第３の電極を有す
るＳｉトランジスタにおいて、上記第１および第３の電
極の少なくとも一方にパーシャルマッチング回路用とし
て設けられた、該電極からＳｉトランジスタ側を見たと
きのインピーダンスが使用する周波数において誘導性と
なる長さの導体引出部と、上記導体引出部を有する電極
にパーシャルマッチング回路用として設けられた、上記
電極を上部電極としたＭＩＭキャパシタと、を備え、上
記第１の電極および第３の電極の少なくとも一方が一部
に、直下に上記ＭＩＭキャパシタが形成されていない、
電気的接続を行うための接続用パッド部を含むことを特
徴とするパーシャルマッチング回路内蔵型Ｓｉトランジ
スタにある。
発明は、電源の両端に接続される第１および第２の電
極、並びに上記第１の電極と第２の電極の間の電流およ
び電圧のいずれかを制御するための第３の電極を有する
Ｓｉトランジスタにおいて、上記第１および第３の電極
の少なくとも一方にパーシャルマッチング回路用として
設けられた、該電極からＳｉトランジスタ側を見たとき
のインピーダンスが使用する周波数において誘導性とな
る長さの導体引出部と、上記導体引出部を有する電極に
パーシャルマッチング回路用として設けられた、上記電
極を上部電極としたＭＩＭキャパシタと、を備え、上記
導体引出部が上記上部電極から直接、Ｓｉトランジスタ
側に延び、低インピーダンスを整合することを特徴とす
るパーシャルマッチング回路内蔵型Ｓｉトランジスタに
ある。また、電源の両端に接続される第１および第２の
電極、並びに上記第１の電極と第２の電極の間の電流お
よび電圧のいずれかを制御するための第３の電極を有す
るＳｉトランジスタにおいて、上記第１および第３の電
極の少なくとも一方にパーシャルマッチング回路用とし
て設けられた、該電極からＳｉトランジスタ側を見たと
きのインピーダンスが使用する周波数において誘導性と
なる長さの導体引出部と、上記導体引出部を有する電極
にパーシャルマッチング回路用として設けられた、上記
電極を上部電極としたＭＩＭキャパシタと、を備え、上
記第１の電極および第３の電極の少なくとも一方が一部
に、直下に上記ＭＩＭキャパシタが形成されていない、
電気的接続を行うための接続用パッド部を含むことを特
徴とするパーシャルマッチング回路内蔵型Ｓｉトランジ
スタにある。
【０００９】
【００１０】
【００１１】
【００１２】
【００１３】
【００１４】
【００１５】
【００１６】
【発明の実施の形態】以下この発明を各実施の形態に従
って説明する。 実施の形態１．図１はこの発明の一実施の形態によるパ
ーシャルマッチング回路内蔵型Ｓｉトランジスタを示
し、(ａ)はパーシャルマッチング回路内蔵型Ｓｉトラン
ジスタの構成を示す構造図、(ｂ)は(ａ)のＡ−Ａ線に沿
った断面図である。
って説明する。 実施の形態１．図１はこの発明の一実施の形態によるパ
ーシャルマッチング回路内蔵型Ｓｉトランジスタを示
し、(ａ)はパーシャルマッチング回路内蔵型Ｓｉトラン
ジスタの構成を示す構造図、(ｂ)は(ａ)のＡ−Ａ線に沿
った断面図である。
【００１７】図において、１０１はＳｉ基板、１０２は
ゲート(ベース)導体引出部、１０３はゲート(ベース)側
整合用ＭＩＭキャパシタの下部電極、１０４はゲート
(ベース)側整合用ＭＩＭキャパシタのキャパシタ用層間
絶縁膜、１０５はゲート(ベース)電極、１０６はＳｉ基
板１０１の低不純物濃度層の不純物濃度をイオン注入法
等で部分的に高濃度化した不純物高濃度領域である。
ゲート(ベース)導体引出部、１０３はゲート(ベース)側
整合用ＭＩＭキャパシタの下部電極、１０４はゲート
(ベース)側整合用ＭＩＭキャパシタのキャパシタ用層間
絶縁膜、１０５はゲート(ベース)電極、１０６はＳｉ基
板１０１の低不純物濃度層の不純物濃度をイオン注入法
等で部分的に高濃度化した不純物高濃度領域である。
【００１８】１０７はドレイン(コレクタ)導体引出部、
１０８はドレイン(コレクタ)側整合用ＭＩＭキャパシタ
の下部電極、１０９はドレイン(コレクタ)側整合用ＭＩ
Ｍキャパシタのキャパシタ用層間絶縁膜、１１０はドレ
イン(コレクタ)電極、１１１はＳｉ基板１０１の低不純
物濃度層の不純物濃度をイオン注入法等で部分的に高濃
度化した不純物高濃度領域、１１２はソース(エミッタ)
電極、図１(ｂ)の１１３は絶縁膜、１１４はＳｉ基板１
０１の低不純物濃度層、１１５はＳｉ基板１０１の高不
純物濃度層である。
１０８はドレイン(コレクタ)側整合用ＭＩＭキャパシタ
の下部電極、１０９はドレイン(コレクタ)側整合用ＭＩ
Ｍキャパシタのキャパシタ用層間絶縁膜、１１０はドレ
イン(コレクタ)電極、１１１はＳｉ基板１０１の低不純
物濃度層の不純物濃度をイオン注入法等で部分的に高濃
度化した不純物高濃度領域、１１２はソース(エミッタ)
電極、図１(ｂ)の１１３は絶縁膜、１１４はＳｉ基板１
０１の低不純物濃度層、１１５はＳｉ基板１０１の高不
純物濃度層である。
【００１９】図２には図１(ａ)のパーシャルマッチング
回路内蔵型Ｓｉトランジスタの等価回路を示す。図２に
おいて１はＳｉトランジスタ、２はゲート(ベース)側整
合用キャパシタ、６はドレイン(コレクタ)側整合用キャ
パシタ、１０２はゲート(ベース)導体引出部、１０７は
ドレイン(コレクタ)導体引出部である。また図３(ａ)、
(ｂ)に図２の等価回路の各部位よりトランジスタ側を見
た入出力インピーダンスを示す。(ａ)はゲート(ベース)
電極からトランジスタ側を見たインピーダンス、(ｂ)は
ドレイン(コレクタ)電極からトランジスタ側を見たイン
ピーダンスを示す。
回路内蔵型Ｓｉトランジスタの等価回路を示す。図２に
おいて１はＳｉトランジスタ、２はゲート(ベース)側整
合用キャパシタ、６はドレイン(コレクタ)側整合用キャ
パシタ、１０２はゲート(ベース)導体引出部、１０７は
ドレイン(コレクタ)導体引出部である。また図３(ａ)、
(ｂ)に図２の等価回路の各部位よりトランジスタ側を見
た入出力インピーダンスを示す。(ａ)はゲート(ベース)
電極からトランジスタ側を見たインピーダンス、(ｂ)は
ドレイン(コレクタ)電極からトランジスタ側を見たイン
ピーダンスを示す。
【００２０】なお、ドレイン(コレクタ)電極１１０が第
１の電極、ソース(エミッタ)電極１１２が第２の電極、
ゲート(ベース)電極１０５が第３の電極をそれぞれ構成
する。また、ゲート(ベース)電極１０５、キャパシタ用
層間絶縁膜１０４、下部電極１０３がゲート(ベース)側
整合用ＭＩＭキャパシタ２を構成し(図２のゲート(ベー
ス)側整合用キャパシタ２に相当する)、ドレイン(コレ
クタ)電極１１０、キャパシタ用層間絶縁膜１０９、下
部電極１０８がドレイン(コレクタ)側整合用ＭＩＭキャ
パシタを構成する(図２のドレイン(コレクタ)側整合用
キャパシタ６に相当する)。
１の電極、ソース(エミッタ)電極１１２が第２の電極、
ゲート(ベース)電極１０５が第３の電極をそれぞれ構成
する。また、ゲート(ベース)電極１０５、キャパシタ用
層間絶縁膜１０４、下部電極１０３がゲート(ベース)側
整合用ＭＩＭキャパシタ２を構成し(図２のゲート(ベー
ス)側整合用キャパシタ２に相当する)、ドレイン(コレ
クタ)電極１１０、キャパシタ用層間絶縁膜１０９、下
部電極１０８がドレイン(コレクタ)側整合用ＭＩＭキャ
パシタを構成する(図２のドレイン(コレクタ)側整合用
キャパシタ６に相当する)。
【００２１】次に、動作について説明する。まず、ゲー
ト(ベース)側について説明する。図３(ａ)において、ゲ
ート(ベース)電極１０５からトランジスタ側を見たイン
ピーダンスＳ１１はゲート(ベース)導体引出部１０２に
よってＳ１１′となり、誘導性となる。また、ゲート
(ベース)電極１０５直下にはＭＩＭキャパシタ(１０
５、１０４、１０３)がある。このＭＩＭキャパシタの
下部電極１０３を接地させることにより、ＭＩＭキャパ
シタがグランドとの間に並列に挿入されることになり、
ゲート(ベース)側の等価回路は図２となる。図２中のゲ
ート(ベース)側整合用キャパシタ２により、入力側のイ
ンピーダンスは図３のＳ１１″となり、規格化インピー
ダンスに近づき、パーシャルマッチングが可能となる。
ト(ベース)側について説明する。図３(ａ)において、ゲ
ート(ベース)電極１０５からトランジスタ側を見たイン
ピーダンスＳ１１はゲート(ベース)導体引出部１０２に
よってＳ１１′となり、誘導性となる。また、ゲート
(ベース)電極１０５直下にはＭＩＭキャパシタ(１０
５、１０４、１０３)がある。このＭＩＭキャパシタの
下部電極１０３を接地させることにより、ＭＩＭキャパ
シタがグランドとの間に並列に挿入されることになり、
ゲート(ベース)側の等価回路は図２となる。図２中のゲ
ート(ベース)側整合用キャパシタ２により、入力側のイ
ンピーダンスは図３のＳ１１″となり、規格化インピー
ダンスに近づき、パーシャルマッチングが可能となる。
【００２２】次に、ＭＩＭキャパシタの下部電極を接地
する方法について述べる。トランジスタを形成するＳｉ
基板１０１は、図１(ｂ)に示すように、厚い高不純物濃
度層１１５の上にトランジスタの能動領域を形成するた
めの薄い低不純物濃度層１１４が形成されている。高不
純物濃度層１１５は低抵抗であるが、低不純物濃度層１
１４の抵抗値は高い。そこで、ＭＩＭキャパシタの下の
部分の低不純物濃度層１１４の不純物濃度をイオン注入
法等の方法で部分的に高濃度化し低抵抗の不純物高濃度
領域１０６を形成することによって、ＭＩＭキャパシタ
の下部電極１０３を非常に低い抵抗でＳｉ基板１０１の
裏面のグランドに接地することができる。
する方法について述べる。トランジスタを形成するＳｉ
基板１０１は、図１(ｂ)に示すように、厚い高不純物濃
度層１１５の上にトランジスタの能動領域を形成するた
めの薄い低不純物濃度層１１４が形成されている。高不
純物濃度層１１５は低抵抗であるが、低不純物濃度層１
１４の抵抗値は高い。そこで、ＭＩＭキャパシタの下の
部分の低不純物濃度層１１４の不純物濃度をイオン注入
法等の方法で部分的に高濃度化し低抵抗の不純物高濃度
領域１０６を形成することによって、ＭＩＭキャパシタ
の下部電極１０３を非常に低い抵抗でＳｉ基板１０１の
裏面のグランドに接地することができる。
【００２３】ドレイン(コレクタ)電極１１０側について
も同様にドレイン(コレクタ)導体引出部１０７により、
図３(ｂ)に示すドレイン(コレクタ)電極からトランジス
タ側を見たインピーダンスＳ２２は誘導性となりＳ２
２′となる。ドレイン(コレクタ)電極１１０直下にＭＩ
Ｍキャパシタ(１１０、１０９、１０８)を形成し、その
下のＳｉ基板１０１の低不純物濃度層１１４の不純物濃
度をイオン注入法などにより部分的に高濃度化して低抵
抗の不純物高濃度領域１１１を形成することによって、
ＭＩＭキャパシタの下部電極１０８を非常に低い抵抗で
Ｓｉ基板１０１の裏面のグランドに接地することができ
る。
も同様にドレイン(コレクタ)導体引出部１０７により、
図３(ｂ)に示すドレイン(コレクタ)電極からトランジス
タ側を見たインピーダンスＳ２２は誘導性となりＳ２
２′となる。ドレイン(コレクタ)電極１１０直下にＭＩ
Ｍキャパシタ(１１０、１０９、１０８)を形成し、その
下のＳｉ基板１０１の低不純物濃度層１１４の不純物濃
度をイオン注入法などにより部分的に高濃度化して低抵
抗の不純物高濃度領域１１１を形成することによって、
ＭＩＭキャパシタの下部電極１０８を非常に低い抵抗で
Ｓｉ基板１０１の裏面のグランドに接地することができ
る。
【００２４】このとき、トランジスタの出力側の等価回
路は図２となり、ドレイン(コレクタ)側整合用キャパシ
タ６により、出力側のインピーダンスはＳ２２″とな
り、パーシャルマッチングを行うことができる。したが
って、図１に示す構造を用いることにより、Ｓｉトラン
ジスタの入出力のパーシャルマッチングを素子上で行う
ことができる。
路は図２となり、ドレイン(コレクタ)側整合用キャパシ
タ６により、出力側のインピーダンスはＳ２２″とな
り、パーシャルマッチングを行うことができる。したが
って、図１に示す構造を用いることにより、Ｓｉトラン
ジスタの入出力のパーシャルマッチングを素子上で行う
ことができる。
【００２５】このような手段でパーシャルマッチングを
行うため、従来のようにボンディングワイヤのインダク
タンスを整合に用いていないため、ワイヤ長のバラツキ
に起因する特性のバラツキを抑えることができ、安定し
て必要な性能を得ることができる。
行うため、従来のようにボンディングワイヤのインダク
タンスを整合に用いていないため、ワイヤ長のバラツキ
に起因する特性のバラツキを抑えることができ、安定し
て必要な性能を得ることができる。
【００２６】なお、ゲート(ベース)電極、ドレイン(コ
レクタ)電極、ソース(エミッタ)電極とされているよう
に、この発明はＦＥＴトランジスタでもバイポーラトラ
ンジスタでも実施可能である。さらに上記の説明ではゲ
ート(ベース)電極１０５、ドレイン(コレクタ)電極１１
０にそれぞれ導体引出部およびＭＩＭキャパシタを形成
したものを示したが、いずれか一方に形成してもよい。
これは以下に示す実施の形態についても同様である。
レクタ)電極、ソース(エミッタ)電極とされているよう
に、この発明はＦＥＴトランジスタでもバイポーラトラ
ンジスタでも実施可能である。さらに上記の説明ではゲ
ート(ベース)電極１０５、ドレイン(コレクタ)電極１１
０にそれぞれ導体引出部およびＭＩＭキャパシタを形成
したものを示したが、いずれか一方に形成してもよい。
これは以下に示す実施の形態についても同様である。
【００２７】実施の形態２．図４はこの発明の別の実施
の形態によるパーシャルマッチング回路内蔵型Ｓｉトラ
ンジスタを示し、(ａ)はパーシャルマッチング回路内蔵
型Ｓｉトランジスタの構成を示す構造図、(ｂ)は(ａ)の
Ａ２−Ａ２線に沿った断面図である。
の形態によるパーシャルマッチング回路内蔵型Ｓｉトラ
ンジスタを示し、(ａ)はパーシャルマッチング回路内蔵
型Ｓｉトランジスタの構成を示す構造図、(ｂ)は(ａ)の
Ａ２−Ａ２線に沿った断面図である。
【００２８】図４において、上記実施の形態のものと同
一もしくは相当する部分は同一符号で示す。この実施の
形態では、ゲート(ベース)電極１０５側およびドレイン
(コレクタ)電極１１０側のＭＩＭキャパシタの下部電極
１０３、１０８を省略した。
一もしくは相当する部分は同一符号で示す。この実施の
形態では、ゲート(ベース)電極１０５側およびドレイン
(コレクタ)電極１１０側のＭＩＭキャパシタの下部電極
１０３、１０８を省略した。
【００２９】次に、動作について説明する。この実施の
形態は上記実施の形態１と比較して、図１のゲート(ベ
ース)側整合用ＭＩＭキャパシタの下部電極１０３、ド
レイン(コレクタ)側整合用ＭＩＭキャパシタの下部電極
１０８がなく、ゲート(ベース)側整合用のＭＩＭキャパ
シタ用層間絶縁膜１０４およびドレイン(コレクタ)側整
合用のＭＩＭキャパシタ用層間絶縁膜１０９が、それぞ
れ直接、Ｓｉ基板１０１の低不純物濃度層１１４の不純
物濃度をイオン注入法等で部分的に高濃度化した不純物
高濃度領域１０６、１１１に接している点が異なる。不
純物高濃度領域１０６、１１１は十分に低抵抗となって
いるため、この層をＭＩＭキャパシタの下部電極として
使用することが可能となる。
形態は上記実施の形態１と比較して、図１のゲート(ベ
ース)側整合用ＭＩＭキャパシタの下部電極１０３、ド
レイン(コレクタ)側整合用ＭＩＭキャパシタの下部電極
１０８がなく、ゲート(ベース)側整合用のＭＩＭキャパ
シタ用層間絶縁膜１０４およびドレイン(コレクタ)側整
合用のＭＩＭキャパシタ用層間絶縁膜１０９が、それぞ
れ直接、Ｓｉ基板１０１の低不純物濃度層１１４の不純
物濃度をイオン注入法等で部分的に高濃度化した不純物
高濃度領域１０６、１１１に接している点が異なる。不
純物高濃度領域１０６、１１１は十分に低抵抗となって
いるため、この層をＭＩＭキャパシタの下部電極として
使用することが可能となる。
【００３０】従って、図４に示す構造を用いることによ
り、上記実施の形態１と同様に、Ｓｉトランジスタの入
出力のパーシャルマッチングを素子上で行うことができ
る。また、従来のようにボンディングワイヤのインダク
タンスを整合に用いていないため、ワイヤ長のバラツキ
に起因する特性のバラツキを抑えることができ、安定し
て必要な性能を得ることができる。さらに、ＭＩＭキャ
パシタの下部電極を形成するプロセスを省略することが
できる。また、不純物高濃度領域自体の面の平坦度の方
が、その上に形成した電極の平坦度よりも良好であるた
め、ＭＩＭキャパシタの信頼性を飛躍的に高めることが
できる。
り、上記実施の形態１と同様に、Ｓｉトランジスタの入
出力のパーシャルマッチングを素子上で行うことができ
る。また、従来のようにボンディングワイヤのインダク
タンスを整合に用いていないため、ワイヤ長のバラツキ
に起因する特性のバラツキを抑えることができ、安定し
て必要な性能を得ることができる。さらに、ＭＩＭキャ
パシタの下部電極を形成するプロセスを省略することが
できる。また、不純物高濃度領域自体の面の平坦度の方
が、その上に形成した電極の平坦度よりも良好であるた
め、ＭＩＭキャパシタの信頼性を飛躍的に高めることが
できる。
【００３１】実施の形態３．図５はこの発明のさらに別
の実施の形態によるパーシャルマッチング回路内蔵型Ｓ
ｉトランジスタの構成を示す構造図である。図５におい
て、上記実施の形態のものと同一もしくは相当する部分
は同一符号で示す。この実施の形態では、上記実施の形
態１の下部電極１０３、１０８とソース(エミッタ)電極
１１２を１つの共通電極とした。また、低不純物濃度層
１１４に不純物高濃度領域１０６、１１１を形成してい
ない。
の実施の形態によるパーシャルマッチング回路内蔵型Ｓ
ｉトランジスタの構成を示す構造図である。図５におい
て、上記実施の形態のものと同一もしくは相当する部分
は同一符号で示す。この実施の形態では、上記実施の形
態１の下部電極１０３、１０８とソース(エミッタ)電極
１１２を１つの共通電極とした。また、低不純物濃度層
１１４に不純物高濃度領域１０６、１１１を形成してい
ない。
【００３２】次に、動作について説明する。この実施の
形態では上記実施の形態１と比較して、図１の不純物高
濃度領域１０６、１１１がない点、およびゲート(ベー
ス)側整合用ＭＩＭキャパシタの下部電極１０３および
ドレイン(コレクタ)側整合用ＭＩＭキャパシタの下部電
極１０８がソース(エミッタ)電極１１２と接続されて共
通電極１１６となっている点が異なる。
形態では上記実施の形態１と比較して、図１の不純物高
濃度領域１０６、１１１がない点、およびゲート(ベー
ス)側整合用ＭＩＭキャパシタの下部電極１０３および
ドレイン(コレクタ)側整合用ＭＩＭキャパシタの下部電
極１０８がソース(エミッタ)電極１１２と接続されて共
通電極１１６となっている点が異なる。
【００３３】上記実施の形態１において、ゲート(ベー
ス)側整合用ＭＩＭキャパシタの下部電極１０３および
ドレイン(コレクタ)側整合用ＭＩＭキャパシタの下部電
極１０８はその下のＳｉ基板１０１の低不純物濃度層１
１４の不純物高濃度領域１０６、１１１を介して接地さ
れているが、この実施の形態３においては、ゲート(ベ
ース)側整合用ＭＩＭキャパシタの下部電極１０３と、
ドレイン(コレクタ)側整合用ＭＩＭキャパシタの下部電
極１０８とソース(エミッタ)電極１１２を共通化するこ
とで接地を行っている。この共通電極１１６をボンディ
ングワイヤ等で接地する。
ス)側整合用ＭＩＭキャパシタの下部電極１０３および
ドレイン(コレクタ)側整合用ＭＩＭキャパシタの下部電
極１０８はその下のＳｉ基板１０１の低不純物濃度層１
１４の不純物高濃度領域１０６、１１１を介して接地さ
れているが、この実施の形態３においては、ゲート(ベ
ース)側整合用ＭＩＭキャパシタの下部電極１０３と、
ドレイン(コレクタ)側整合用ＭＩＭキャパシタの下部電
極１０８とソース(エミッタ)電極１１２を共通化するこ
とで接地を行っている。この共通電極１１６をボンディ
ングワイヤ等で接地する。
【００３４】従って、図５に示す構造を用いることによ
り、発明の実施の形態１と同様に、Ｓｉトランジスタの
入出力のパーシャルマッチングを素子上で実現すること
ができる。また、素子上でパーシャルマッチングを行う
ため、従来のようにボンディングワイヤのインダクタン
スを整合に用いる必要がなく、その結果、ワイヤ長さの
バラツキに起因する特性のバラツキを抑えることがで
き、安定して必要な性能を得ることができる。さらに、
Ｓｉ基板の低不純物濃度層に不純物高濃度層を形成する
プロセスを省略することができる。
り、発明の実施の形態１と同様に、Ｓｉトランジスタの
入出力のパーシャルマッチングを素子上で実現すること
ができる。また、素子上でパーシャルマッチングを行う
ため、従来のようにボンディングワイヤのインダクタン
スを整合に用いる必要がなく、その結果、ワイヤ長さの
バラツキに起因する特性のバラツキを抑えることがで
き、安定して必要な性能を得ることができる。さらに、
Ｓｉ基板の低不純物濃度層に不純物高濃度層を形成する
プロセスを省略することができる。
【００３５】実施の形態４．図６はこの発明のさらに別
の実施の形態によるパーシャルマッチング回路内蔵型Ｓ
ｉトランジスタの構成を示す構造図である。図６におい
て、上記実施の形態のものと同一もしくは相当する部分
は同一符号で示す。この実施の形態では、上記実施の形
態１において、下部電極１０３、１０８とソース(エミ
ッタ)電極１１２を１つの共通電極１１６とし、またＳ
ｉ基板１０１の低不純物濃度層１１４に共通電極１１６
に沿って不純物高濃度領域１０６、１１１を含む不純物
高濃度領域１１９を形成した。
の実施の形態によるパーシャルマッチング回路内蔵型Ｓ
ｉトランジスタの構成を示す構造図である。図６におい
て、上記実施の形態のものと同一もしくは相当する部分
は同一符号で示す。この実施の形態では、上記実施の形
態１において、下部電極１０３、１０８とソース(エミ
ッタ)電極１１２を１つの共通電極１１６とし、またＳ
ｉ基板１０１の低不純物濃度層１１４に共通電極１１６
に沿って不純物高濃度領域１０６、１１１を含む不純物
高濃度領域１１９を形成した。
【００３６】次に、動作について説明する。この実施の
形態では、実施の形態１と比較して、図１のゲート(ベ
ース)側整合用ＭＩＭキャパシタの下部電極１０３およ
びドレイン(コレクタ)側整合用ＭＩＭキャパシタの下部
電極１０８がソース(エミッタ)電極１１２と接続され共
通電極１１６となっている点、Ｓｉ基板１０１の低不純
物濃度層１１４に、不純物高濃度領域１０６、１１１お
よびソース(エミッタ)電極１１２下も含めた不純物高濃
度領域１１９が形成されている点で異なる。
形態では、実施の形態１と比較して、図１のゲート(ベ
ース)側整合用ＭＩＭキャパシタの下部電極１０３およ
びドレイン(コレクタ)側整合用ＭＩＭキャパシタの下部
電極１０８がソース(エミッタ)電極１１２と接続され共
通電極１１６となっている点、Ｓｉ基板１０１の低不純
物濃度層１１４に、不純物高濃度領域１０６、１１１お
よびソース(エミッタ)電極１１２下も含めた不純物高濃
度領域１１９が形成されている点で異なる。
【００３７】ゲート(ベース)側整合用ＭＩＭキャパシタ
の下部電極、ドレイン(コレクタ)側整合用ＭＩＭキャパ
シタの下部電極はソース(エミッタ)電極とともに共通電
極１１６として、不純物高濃度領域１１９を介してＳｉ
基板１０１の裏面に接地されている。
の下部電極、ドレイン(コレクタ)側整合用ＭＩＭキャパ
シタの下部電極はソース(エミッタ)電極とともに共通電
極１１６として、不純物高濃度領域１１９を介してＳｉ
基板１０１の裏面に接地されている。
【００３８】従って、図６に示す構造を用いることによ
り、実施の形態１と同様に、Ｓｉトランジスタの入出力
のパーシャルマッチングを素子上で行うことができる。
また、従来のようにボンディングワイヤのインダクタン
スを整合に用いていないため、ワイヤ長のバラツキに起
因する特性のバラツキを抑えることができ、安定して必
要な性能を得ることができる。
り、実施の形態１と同様に、Ｓｉトランジスタの入出力
のパーシャルマッチングを素子上で行うことができる。
また、従来のようにボンディングワイヤのインダクタン
スを整合に用いていないため、ワイヤ長のバラツキに起
因する特性のバラツキを抑えることができ、安定して必
要な性能を得ることができる。
【００３９】さらに、実施の形態１と比較して、共通電
極１１６が不純物高濃度領域１１９を介して接地される
ため、接地面が広くなり、不純物高濃度領域１１９の抵
抗値および寄生のインダクタンスを小さくすることがで
き、結果として、損失を減らし、素子性能を高めること
ができる。実施の形態３と比較しても、接地をボンディ
ングワイヤ等で行う必要がないため寄生のインダクタン
スを低減し素子の性能を向上することができる。
極１１６が不純物高濃度領域１１９を介して接地される
ため、接地面が広くなり、不純物高濃度領域１１９の抵
抗値および寄生のインダクタンスを小さくすることがで
き、結果として、損失を減らし、素子性能を高めること
ができる。実施の形態３と比較しても、接地をボンディ
ングワイヤ等で行う必要がないため寄生のインダクタン
スを低減し素子の性能を向上することができる。
【００４０】実施の形態５．図７はこの発明のさらに別
の実施の形態によるパーシャルマッチング回路内蔵型Ｓ
ｉトランジスタの構成を示す構造図である。図７におい
て、上記実施の形態のものと同一もしくは相当する部分
は同一符号で示す。この実施の形態では、ゲート(ベー
ス)電極側において、ゲート(ベース)電極１０５、キャ
パシタ用層間絶縁膜１０４、下部電極１０３から構成さ
れるゲート(ベース)側整合用ＭＩＭキャパシタを両側に
設け、これらを接続するように延びるゲート(ベース)電
極１０５の中央の電極直下にＭＩＭキャパシタが形成さ
れていない部分が接続用パッド部１２０となっている。
の実施の形態によるパーシャルマッチング回路内蔵型Ｓ
ｉトランジスタの構成を示す構造図である。図７におい
て、上記実施の形態のものと同一もしくは相当する部分
は同一符号で示す。この実施の形態では、ゲート(ベー
ス)電極側において、ゲート(ベース)電極１０５、キャ
パシタ用層間絶縁膜１０４、下部電極１０３から構成さ
れるゲート(ベース)側整合用ＭＩＭキャパシタを両側に
設け、これらを接続するように延びるゲート(ベース)電
極１０５の中央の電極直下にＭＩＭキャパシタが形成さ
れていない部分が接続用パッド部１２０となっている。
【００４１】またドレイン(コレクタ)電極側でも同様
に、ドレイン(コレクタ)電極１１０、キャパシタ用層間
絶縁膜１０９、下部電極１０８からなるドレイン(コレ
クタ)側整合用ＭＩＭキャパシタが両側に設けられ、こ
れらを接続するように延びるドレイン(コレクタ)電極１
１０の中央の電極直下にＭＩＭキャパシタが形成されて
いない部分が接続用パッド部１２１となっている。
に、ドレイン(コレクタ)電極１１０、キャパシタ用層間
絶縁膜１０９、下部電極１０８からなるドレイン(コレ
クタ)側整合用ＭＩＭキャパシタが両側に設けられ、こ
れらを接続するように延びるドレイン(コレクタ)電極１
１０の中央の電極直下にＭＩＭキャパシタが形成されて
いない部分が接続用パッド部１２１となっている。
【００４２】次に、動作について説明する。この実施の
形態では、実施の形態１と比較して、ゲート(ベース)電
極１０５、ドレイン(コレクタ)電極１１０が一部分にそ
れぞれ、電極直下にＭＩＭキャパシタを形成しない接続
用パッド部１２０、１２１をもつ点が異なる。
形態では、実施の形態１と比較して、ゲート(ベース)電
極１０５、ドレイン(コレクタ)電極１１０が一部分にそ
れぞれ、電極直下にＭＩＭキャパシタを形成しない接続
用パッド部１２０、１２１をもつ点が異なる。
【００４３】従って、図７に示す構造を用いることによ
り、実施の形態１と同様に、Ｓｉトランジスタの入出力
のパーシャルマッチングを素子上で行うことができる。
また、従来とは異なりボンディングワイヤのインダクタ
ンスを整合に用いていないため、ワイヤ長のバラツキに
起因する特性のバラツキを抑えることができ、安定して
必要な性能を得ることができる。
り、実施の形態１と同様に、Ｓｉトランジスタの入出力
のパーシャルマッチングを素子上で行うことができる。
また、従来とは異なりボンディングワイヤのインダクタ
ンスを整合に用いていないため、ワイヤ長のバラツキに
起因する特性のバラツキを抑えることができ、安定して
必要な性能を得ることができる。
【００４４】さらに、ゲート(ベース)電極、ドレイン
(コレクタ)電極の一部分に、電極直下にＭＩＭキャパシ
タを形成しない接続用パッド部をもつため、ゲート(ベ
ース)電極、ドレイン(コレクタ)電極に外部からワイヤ
ボンディングする際に、電極直下にＭＩＭキャパシタを
形成しない部分にワイヤボンディングすることができ
る。従って、ＭＩＭキャパシタ上に直接ワイヤボンディ
ングせずにすむため、ＭＩＭキャパシタの信頼性を向上
することができる。
(コレクタ)電極の一部分に、電極直下にＭＩＭキャパシ
タを形成しない接続用パッド部をもつため、ゲート(ベ
ース)電極、ドレイン(コレクタ)電極に外部からワイヤ
ボンディングする際に、電極直下にＭＩＭキャパシタを
形成しない部分にワイヤボンディングすることができ
る。従って、ＭＩＭキャパシタ上に直接ワイヤボンディ
ングせずにすむため、ＭＩＭキャパシタの信頼性を向上
することができる。
【００４５】
【発明の効果】上記のようにこの発明の第１の発明で
は、電源の両端に接続される第１および第２の電極、並
びに上記第１の電極と第２の電極の間の電流および電圧
のいずれかを制御するための第３の電極を有するＳｉト
ランジスタにおいて、上記第１および第３の電極の少な
くとも一方に設けらた、該電極からＳｉトランジスタ側
を見たときのインピーダンスが使用する周波数において
誘導性となる長さの導体引出部と、上記導体引出部を有
する電極に設けられた、上記電極を上部電極としたＭＩ
Ｍキャパシタと、を備えたので、Ｓｉ基板の素子上で入
出力のパーシャルマッチングを行うことができ、ボンデ
ィングワイヤのインダクタンスを整合に用いる必要がな
いため、ワイヤ長のバラツキに起因する特性のバラツキ
を抑えることができ、安定して必要な性能を得ることが
できるパーシャルマッチング回路内蔵型Ｓｉトランジス
タを提供できる等の効果が得られる。
は、電源の両端に接続される第１および第２の電極、並
びに上記第１の電極と第２の電極の間の電流および電圧
のいずれかを制御するための第３の電極を有するＳｉト
ランジスタにおいて、上記第１および第３の電極の少な
くとも一方に設けらた、該電極からＳｉトランジスタ側
を見たときのインピーダンスが使用する周波数において
誘導性となる長さの導体引出部と、上記導体引出部を有
する電極に設けられた、上記電極を上部電極としたＭＩ
Ｍキャパシタと、を備えたので、Ｓｉ基板の素子上で入
出力のパーシャルマッチングを行うことができ、ボンデ
ィングワイヤのインダクタンスを整合に用いる必要がな
いため、ワイヤ長のバラツキに起因する特性のバラツキ
を抑えることができ、安定して必要な性能を得ることが
できるパーシャルマッチング回路内蔵型Ｓｉトランジス
タを提供できる等の効果が得られる。
【００４６】この発明の第２の発明では、上記ＭＩＭキ
ャパシタが、上記上部電極、キャパシタ用層間絶縁膜お
よび下部電極が順次積層されており、上記下部電極がＳ
ｉ基板の低不純物濃度層中に形成された不純物高濃度領
域に接するようにしたので、安定して必要な性能を得る
ことができるパーシャルマッチング回路内蔵型Ｓｉトラ
ンジスタを提供できる等の効果が得られる。
ャパシタが、上記上部電極、キャパシタ用層間絶縁膜お
よび下部電極が順次積層されており、上記下部電極がＳ
ｉ基板の低不純物濃度層中に形成された不純物高濃度領
域に接するようにしたので、安定して必要な性能を得る
ことができるパーシャルマッチング回路内蔵型Ｓｉトラ
ンジスタを提供できる等の効果が得られる。
【００４７】この発明の第３の発明では、上記ＭＩＭキ
ャパシタが、上記上部電極がキャパシタ用層間絶縁膜を
介してＳｉ基板の低不純物濃度層中に形成された不純物
高濃度領域に接するようにしたので、上記効果に加え
て、ＭＩＭキャパシタの下部電極を作製するプロセスを
省略することができ、また、不純物濃度をイオン注入法
等で部分的に高濃度化した領域自体の面の平坦度の方
が、その上に形成した電極の平坦度よりも良いため、キ
ャパシタの信頼性を飛躍的に高めたパーシャルマッチン
グ回路内蔵型Ｓｉトランジスタを提供できる等の効果が
得られる。
ャパシタが、上記上部電極がキャパシタ用層間絶縁膜を
介してＳｉ基板の低不純物濃度層中に形成された不純物
高濃度領域に接するようにしたので、上記効果に加え
て、ＭＩＭキャパシタの下部電極を作製するプロセスを
省略することができ、また、不純物濃度をイオン注入法
等で部分的に高濃度化した領域自体の面の平坦度の方
が、その上に形成した電極の平坦度よりも良いため、キ
ャパシタの信頼性を飛躍的に高めたパーシャルマッチン
グ回路内蔵型Ｓｉトランジスタを提供できる等の効果が
得られる。
【００４８】この発明の第４の発明では、上記ＭＩＭキ
ャパシタが、上記上部電極、キャパシタ用層間絶縁膜お
よび下部電極が順次積層されており、上記下部電極が上
記第２の電極と共通電極となっているので、共通電極を
ボンディングワイヤ等で接地すればよく、Ｓｉ基板の低
不純物濃度層に不純物高濃度領域を形成するプロセスを
省略することができる製造の容易なパーシャルマッチン
グ回路内蔵型Ｓｉトランジスタを提供できる等の効果が
得られる。
ャパシタが、上記上部電極、キャパシタ用層間絶縁膜お
よび下部電極が順次積層されており、上記下部電極が上
記第２の電極と共通電極となっているので、共通電極を
ボンディングワイヤ等で接地すればよく、Ｓｉ基板の低
不純物濃度層に不純物高濃度領域を形成するプロセスを
省略することができる製造の容易なパーシャルマッチン
グ回路内蔵型Ｓｉトランジスタを提供できる等の効果が
得られる。
【００４９】この発明の第５の発明では、第４の発明に
おいて、上記共通電極が、Ｓｉ基板の低不純物濃度層中
に形成された不純物高濃度領域に接するようにしたの
で、Ｓｉ基板の低不純物濃度層の不純物高濃度領域を介
して接地されるため、接地面が広くなり、Ｓｉ基板の不
純物高濃度領域の抵抗値および寄生のインダクタンスを
小さくすることができ、結果として、損失を減らし、素
子性能を高めたパーシャルマッチング回路内蔵型Ｓｉト
ランジスタを提供できる等の効果が得られる。
おいて、上記共通電極が、Ｓｉ基板の低不純物濃度層中
に形成された不純物高濃度領域に接するようにしたの
で、Ｓｉ基板の低不純物濃度層の不純物高濃度領域を介
して接地されるため、接地面が広くなり、Ｓｉ基板の不
純物高濃度領域の抵抗値および寄生のインダクタンスを
小さくすることができ、結果として、損失を減らし、素
子性能を高めたパーシャルマッチング回路内蔵型Ｓｉト
ランジスタを提供できる等の効果が得られる。
【００５０】この発明の第６の発明では、上記第１の電
極および第３の電極の少なくとも一方が一部に、直下に
上記ＭＩＭキャパシタが形成されていない、電気的接続
を行うための接続用パッド部を含むようにしたので、ゲ
ート(ベース)電極、ドレイン(コレクタ)電極に外部から
ワイヤボンディングする際に、電極直下にＭＩＭキャパ
シタを形成しない接続用パッド部にワイヤボンディング
することができ、従って、ＭＩＭキャパシタ上に直接ワ
イヤボンディングをする必要がないため、ＭＩＭキャパ
シタの信頼性を飛躍的に向上させたパーシャルマッチン
グ回路内蔵型Ｓｉトランジスタを提供できる等の効果が
得られる。
極および第３の電極の少なくとも一方が一部に、直下に
上記ＭＩＭキャパシタが形成されていない、電気的接続
を行うための接続用パッド部を含むようにしたので、ゲ
ート(ベース)電極、ドレイン(コレクタ)電極に外部から
ワイヤボンディングする際に、電極直下にＭＩＭキャパ
シタを形成しない接続用パッド部にワイヤボンディング
することができ、従って、ＭＩＭキャパシタ上に直接ワ
イヤボンディングをする必要がないため、ＭＩＭキャパ
シタの信頼性を飛躍的に向上させたパーシャルマッチン
グ回路内蔵型Ｓｉトランジスタを提供できる等の効果が
得られる。
【００５１】この発明の第７の発明では、この発明をＦ
ＥＴトランジスタで実施したので、上記の効果を有する
ＦＥＴトランジスタで構成したパーシャルマッチング回
路内蔵型Ｓｉトランジスタを提供できる等の効果が得ら
れる。
ＥＴトランジスタで実施したので、上記の効果を有する
ＦＥＴトランジスタで構成したパーシャルマッチング回
路内蔵型Ｓｉトランジスタを提供できる等の効果が得ら
れる。
【００５２】この発明の第８の発明では、この発明をバ
イポーラトランジスタで実施したので、上記の効果を有
するバイポーラトランジスタで構成したパーシャルマッ
チング回路内蔵型Ｓｉトランジスタを提供できる等の効
果が得られる。
イポーラトランジスタで実施したので、上記の効果を有
するバイポーラトランジスタで構成したパーシャルマッ
チング回路内蔵型Ｓｉトランジスタを提供できる等の効
果が得られる。
【図１】 この発明の実施の形態１によるパーシャルマ
ッチング回路内蔵型Ｓｉトランジスタを示す図である。
ッチング回路内蔵型Ｓｉトランジスタを示す図である。
【図２】 図１のパーシャルマッチング回路内蔵型Ｓｉ
トランジスタの等価回路図である。
トランジスタの等価回路図である。
【図３】 図１のパーシャルマッチング回路内蔵型Ｓｉ
トランジスタの入出力インピーダンスを示す図である。
トランジスタの入出力インピーダンスを示す図である。
【図４】 この発明の実施の形態２によるパーシャルマ
ッチング回路内蔵型Ｓｉトランジスタを示す図である。
ッチング回路内蔵型Ｓｉトランジスタを示す図である。
【図５】 この発明の実施の形態３によるパーシャルマ
ッチング回路内蔵型Ｓｉトランジスタを示す図である。
ッチング回路内蔵型Ｓｉトランジスタを示す図である。
【図６】 この発明の実施の形態４によるパーシャルマ
ッチング回路内蔵型Ｓｉトランジスタを示す図である。
ッチング回路内蔵型Ｓｉトランジスタを示す図である。
【図７】 この発明の実施の形態５によるパーシャルマ
ッチング回路内蔵型Ｓｉトランジスタを示す図である。
ッチング回路内蔵型Ｓｉトランジスタを示す図である。
【図８】 従来の内部整合回路付トランジスタの構成を
示す図である。
示す図である。
【図９】 図８に示す内部整合回路付トランジスタの等
価回路を示す図である。
価回路を示す図である。
１ Ｓｉトランジスタ、２ ゲート(ベース)側整合用キ
ャパシタ、６ ドレイン(コレクタ)側整合用キャパシ
タ、１０１ Ｓｉ基板、１０２ ゲート(ベース)導体引
出部、１０３，１０８ 下部電極、１０４，１０９ キ
ャパシタ用層間絶縁膜、１０５ ゲート(ベース)電極、
１０６，１１１，１１９ 不純物高濃度領域、１０７
ドレイン(コレクタ)導体引出部、１１０ ドレイン(コ
レクタ)電極、１１２ ソース(エミッタ)電極、１１３
絶縁膜、１１４ 低不純物濃度層、１１５ 高不純物
濃度層、１１６ 共通電極、１２０，１２１ 接続用パ
ッド部。
ャパシタ、６ ドレイン(コレクタ)側整合用キャパシ
タ、１０１ Ｓｉ基板、１０２ ゲート(ベース)導体引
出部、１０３，１０８ 下部電極、１０４，１０９ キ
ャパシタ用層間絶縁膜、１０５ ゲート(ベース)電極、
１０６，１１１，１１９ 不純物高濃度領域、１０７
ドレイン(コレクタ)導体引出部、１１０ ドレイン(コ
レクタ)電極、１１２ ソース(エミッタ)電極、１１３
絶縁膜、１１４ 低不純物濃度層、１１５ 高不純物
濃度層、１１６ 共通電極、１２０，１２１ 接続用パ
ッド部。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−119174（ＪＰ，Ａ) 特開 平２−34014（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/04 H01L 21/822 H03F 3/60
Claims (2)
- 【請求項１】 電源の両端に接続される第１および第２
の電極、並びに上記第１の電極と第２の電極の間の電流
および電圧のいずれかを制御するための第３の電極を有
するＳｉトランジスタにおいて、 上記第１および第３の電極の少なくとも一方にパーシャ
ルマッチング回路用として設けられた、該電極からＳｉ
トランジスタ側を見たときのインピーダンスが使用する
周波数において誘導性となる長さの導体引出部と、 上記導体引出部を有する電極にパーシャルマッチング回
路用として設けられた、上記電極を上部電極としたＭＩ
Ｍキャパシタと、 を備え、 上記導体引出部が上記上部電極から直接、Ｓｉトランジ
スタ側に延び、低インピーダンスを整合することを特徴
とするパーシャルマッチング回路内蔵型Ｓｉトランジス
タ。 - 【請求項２】 電源の両端に接続される第１および第２
の電極、並びに上記第１の電極と第２の電極の間の電流
および電圧のいずれかを制御するための第３の電極を有
するＳｉトランジスタにおいて、 上記第１および第３の電極の少なくとも一方にパーシャ
ルマッチング回路用として設けられた、該電極からＳｉ
トランジスタ側を見たときのインピーダンスが使用する
周波数において誘導性となる長さの導体引出部と、 上記導体引出部を有する電極にパーシャルマッチング回
路用として設けられた、上記電極を上部電極としたＭＩ
Ｍキャパシタと、 を備え、 上記第１の電極および第３の電極の少なくとも一方が一
部に、直下に上記ＭＩＭキャパシタが形成されていな
い、電気的接続を行うための接続用パッド部を含むこと
を特徴とするパーシャルマッチング回路内蔵型Ｓｉトラ
ンジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12489696A JP3216990B2 (ja) | 1996-05-20 | 1996-05-20 | パーシャルマッチング回路内蔵型Ｓｉトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12489696A JP3216990B2 (ja) | 1996-05-20 | 1996-05-20 | パーシャルマッチング回路内蔵型Ｓｉトランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09307068A JPH09307068A (ja) | 1997-11-28 |
| JP3216990B2 true JP3216990B2 (ja) | 2001-10-09 |
Family
ID=14896792
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12489696A Expired - Fee Related JP3216990B2 (ja) | 1996-05-20 | 1996-05-20 | パーシャルマッチング回路内蔵型Ｓｉトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3216990B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7291890B2 (ja) | 2019-05-24 | 2023-06-16 | パナソニックＩｐマネジメント株式会社 | 電子機器 |
-
1996
- 1996-05-20 JP JP12489696A patent/JP3216990B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7291890B2 (ja) | 2019-05-24 | 2023-06-16 | パナソニックＩｐマネジメント株式会社 | 電子機器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09307068A (ja) | 1997-11-28 |
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