JPH0964276A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0964276A JPH0964276A JP21575195A JP21575195A JPH0964276A JP H0964276 A JPH0964276 A JP H0964276A JP 21575195 A JP21575195 A JP 21575195A JP 21575195 A JP21575195 A JP 21575195A JP H0964276 A JPH0964276 A JP H0964276A
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- semiconductor
- digital circuit
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Abstract
(57)【要約】
【目的】 半導体装置に関し、既存の接合容量を使用し
てフィルタ回路を構成し、デジタル回路からアナログ回
路へノイズが伝搬しないようにする。 【構成】 ｐ型のＳｉ基板１４上で素子分離層１６によ
って絶縁された複数のｎ型のウエル層15Ａ〜15Ｃと、ｎ
型のウエル層15Ａに形成されたアナログ回路１１と、ｎ
型のウエル層15Ｂに形成された負荷抵抗１２と、ｎ型の
ウエル層15Ｃに形成されたデジタル回路１３と、一端を
デジタル回路１３の電源線ＶSSに接続し、かつ、他端を
アナログ回路１１の電源線ＶCC及びｎ型のウエル層15
Ａ，15Ｂに接続した抵抗１８と、この抵抗１８に接続し
たｎ型のウエル層15Ａ，15Ｂ…と該ウエル層15Ａ，15Ｂ
…の素子分離層１６との間に生じる容量Ｃとを備えてい
る。
てフィルタ回路を構成し、デジタル回路からアナログ回
路へノイズが伝搬しないようにする。 【構成】 ｐ型のＳｉ基板１４上で素子分離層１６によ
って絶縁された複数のｎ型のウエル層15Ａ〜15Ｃと、ｎ
型のウエル層15Ａに形成されたアナログ回路１１と、ｎ
型のウエル層15Ｂに形成された負荷抵抗１２と、ｎ型の
ウエル層15Ｃに形成されたデジタル回路１３と、一端を
デジタル回路１３の電源線ＶSSに接続し、かつ、他端を
アナログ回路１１の電源線ＶCC及びｎ型のウエル層15
Ａ，15Ｂに接続した抵抗１８と、この抵抗１８に接続し
たｎ型のウエル層15Ａ，15Ｂ…と該ウエル層15Ａ，15Ｂ
…の素子分離層１６との間に生じる容量Ｃとを備えてい
る。
Description
【０００１】
【産業上の利用分野】本発明は、携帯電子機器に実装さ
れるようなデジタル回路とアナログ回路とを混在した半
導体装置に関するものである。
れるようなデジタル回路とアナログ回路とを混在した半
導体装置に関するものである。
【０００２】
【従来の技術】近年、ノートブックパソコンやビデオレ
コーダ等の携帯電子機器が多く使用されている。携帯電
子機器はバッテリーで駆動するため、消費電流の少ない
ＩＣが要求されている。電力の低消費化のためには、電
源端子から内部回路を見た電源入力インピーダンスを高
くする必要がある。
コーダ等の携帯電子機器が多く使用されている。携帯電
子機器はバッテリーで駆動するため、消費電流の少ない
ＩＣが要求されている。電力の低消費化のためには、電
源端子から内部回路を見た電源入力インピーダンスを高
くする必要がある。
【０００３】しかし、デジタル回路とアナログ回路とを
混在した半導体装置では電源入力インピーダンスをあま
り高くすると、デジタル回路で発生したノイズがアナロ
グ回路に伝搬して動作が不安定になることがある。図４
は従来例に係るアナログ−デジタル回路混在ＩＣの構成
図である。図４において、１はアナログ信号処理用のコ
ンパレータやオペアンプ等のアナログ回路である。アナ
ログ回路１は、例えば、ｐ型Ｓｉ基板４上のｎ型ウエル
層（島）５Ａに形成されている。また、ｎ型ウエル層５
Ａは素子を絶縁するために回路の最高電位たる電源線Ｖ
CCに接続されるか、又は、動作上適切な電位にバイアス
されている。
混在した半導体装置では電源入力インピーダンスをあま
り高くすると、デジタル回路で発生したノイズがアナロ
グ回路に伝搬して動作が不安定になることがある。図４
は従来例に係るアナログ−デジタル回路混在ＩＣの構成
図である。図４において、１はアナログ信号処理用のコ
ンパレータやオペアンプ等のアナログ回路である。アナ
ログ回路１は、例えば、ｐ型Ｓｉ基板４上のｎ型ウエル
層（島）５Ａに形成されている。また、ｎ型ウエル層５
Ａは素子を絶縁するために回路の最高電位たる電源線Ｖ
CCに接続されるか、又は、動作上適切な電位にバイアス
されている。
【０００４】２はアナログ回路の出力信号を取り出すた
めの負荷抵抗である。負荷抵抗２は、例えば、ｐ型の拡
散層から成り、同一のＳｉ基板４上のｎ型ウエル層５Ｂ
に形成されている。ここでも、ｎ型ウエル層５Ｂは素子
を絶縁するために電源線ＶCCに接続されている。３はデ
ジタル信号を取り扱うインバータや論理回路等のデジタ
ル回路である。デジタル回路３は、同一のＳｉ基板４上
のｎ型ウエル層５Ｃに形成されている。ここでも、ｎ型
ウエル層５Ｃは素子を絶縁するために電源線ＶCCに接続
されている。
めの負荷抵抗である。負荷抵抗２は、例えば、ｐ型の拡
散層から成り、同一のＳｉ基板４上のｎ型ウエル層５Ｂ
に形成されている。ここでも、ｎ型ウエル層５Ｂは素子
を絶縁するために電源線ＶCCに接続されている。３はデ
ジタル信号を取り扱うインバータや論理回路等のデジタ
ル回路である。デジタル回路３は、同一のＳｉ基板４上
のｎ型ウエル層５Ｃに形成されている。ここでも、ｎ型
ウエル層５Ｃは素子を絶縁するために電源線ＶCCに接続
されている。
【０００５】なお、各ｎ型ウエル層５Ａ〜５Ｃはｐ型の
素子分離層６によって絶縁されており、電源線ＶCCは電
源パッドを少なくするために、デジタル回路３からアナ
ログ回路１へ連続して配線されている。ところで、従来
例の電源入力インピーダンスの低いアナログ−デジタル
回路混在ＩＣでは電流を多く消費していた。このような
ＩＣをバッテリーで駆動する携帯電子機器に使用する
と、電子機器の使用継続時間が短くなるため好ましくな
い。そこで、電力の低消費化を図るために、電源端子か
ら内部回路を見た電源入力インピーダンスを高くしてい
る。これによって、ＩＣの消費電流が数１０μＡから数
μＡに絞り込まれている。
素子分離層６によって絶縁されており、電源線ＶCCは電
源パッドを少なくするために、デジタル回路３からアナ
ログ回路１へ連続して配線されている。ところで、従来
例の電源入力インピーダンスの低いアナログ−デジタル
回路混在ＩＣでは電流を多く消費していた。このような
ＩＣをバッテリーで駆動する携帯電子機器に使用する
と、電子機器の使用継続時間が短くなるため好ましくな
い。そこで、電力の低消費化を図るために、電源端子か
ら内部回路を見た電源入力インピーダンスを高くしてい
る。これによって、ＩＣの消費電流が数１０μＡから数
μＡに絞り込まれている。
【０００６】
【発明が解決しようとする課題】しかしながら、電源入
力インピーダンスをあまり高くすると、デジタル回路２
からアナログ回路１へノイズが伝搬するという問題があ
る。図５（Ａ）において、７はアナログ−デジタル回路
混在ＩＣと外部端子を接続するボンディングワイヤであ
り、８は電源線ＶCCに接続された外付け用の容量（パス
コン）である。ノイズはデジタル回路２の電源線ＶCCか
らアナログ回路１の電源線ＶCCへ伝搬するリンギング
（振動性過渡現象）によって発生する。
力インピーダンスをあまり高くすると、デジタル回路２
からアナログ回路１へノイズが伝搬するという問題があ
る。図５（Ａ）において、７はアナログ−デジタル回路
混在ＩＣと外部端子を接続するボンディングワイヤであ
り、８は電源線ＶCCに接続された外付け用の容量（パス
コン）である。ノイズはデジタル回路２の電源線ＶCCか
らアナログ回路１の電源線ＶCCへ伝搬するリンギング
（振動性過渡現象）によって発生する。
【０００７】このリンギングは素子定数にもよるが周波
数が数100 ＭＨｚにも達し、図５（Ｂ）に示すようなボ
ンディングワイヤ７によるインダクタンス（コイル成
分）Ｌと、パスコン８の容量Ｃｐと、デジタル回路２の
トランジスタのオン抵抗Ｒｔによって、（１）式のよう
な周波数ｆを与えるものである。 ｆ＝１／（２π√Ｌ／Ｃｐ）…（１） このリンギングは、デジタル回路２の出力遷移時に、パ
スコン８に貫通電流が流れることにより、アナログ回路
１の電源線ＶCCを変動させるので、アナログ回路１のｎ
型ウエル層５Ａや負荷抵抗２のｎ型ウエル層５Ｂの電位
を変動させてしまい、コンパレータやオペアンプ等のア
ナログ回路１の出力を変動させるものとなる。特に、コ
ンパレータに基準電圧を供給するリファレンス回路が、
この電源線ＶCCに接続されていると、このリンギングが
波及することで、基準電圧が変動し、コンパレータの出
力を大きく変化させてしまう。このようなことがアナロ
グ回路１の誤動作や特性劣化の原因となる。
数が数100 ＭＨｚにも達し、図５（Ｂ）に示すようなボ
ンディングワイヤ７によるインダクタンス（コイル成
分）Ｌと、パスコン８の容量Ｃｐと、デジタル回路２の
トランジスタのオン抵抗Ｒｔによって、（１）式のよう
な周波数ｆを与えるものである。 ｆ＝１／（２π√Ｌ／Ｃｐ）…（１） このリンギングは、デジタル回路２の出力遷移時に、パ
スコン８に貫通電流が流れることにより、アナログ回路
１の電源線ＶCCを変動させるので、アナログ回路１のｎ
型ウエル層５Ａや負荷抵抗２のｎ型ウエル層５Ｂの電位
を変動させてしまい、コンパレータやオペアンプ等のア
ナログ回路１の出力を変動させるものとなる。特に、コ
ンパレータに基準電圧を供給するリファレンス回路が、
この電源線ＶCCに接続されていると、このリンギングが
波及することで、基準電圧が変動し、コンパレータの出
力を大きく変化させてしまう。このようなことがアナロ
グ回路１の誤動作や特性劣化の原因となる。
【０００８】なお、特開昭６１−２２４３４８の半導体
集積回路装置には、コンデンサの電極の一方にパッドを
利用したものが記載されているが、大きな容量を得るこ
とができない。特開昭６１−１９９６５３の増幅器に
は、外付けのコンデンサと、島（ウエル層）に形成した
抵抗からフィルタを構成するものが記載されているが、
容量を外付けとしなくてはならい。特開平３−１３１０
６１の入力回路には、外来入力ノイズを除去するフィル
タが記載されているが、デジタル回路で発生したノイズ
を除去するものではない。
集積回路装置には、コンデンサの電極の一方にパッドを
利用したものが記載されているが、大きな容量を得るこ
とができない。特開昭６１−１９９６５３の増幅器に
は、外付けのコンデンサと、島（ウエル層）に形成した
抵抗からフィルタを構成するものが記載されているが、
容量を外付けとしなくてはならい。特開平３−１３１０
６１の入力回路には、外来入力ノイズを除去するフィル
タが記載されているが、デジタル回路で発生したノイズ
を除去するものではない。
【０００９】本発明は、かかる従来例の問題点に鑑み創
作されたものであり、既存の接合容量を巧く使用してフ
ィルタ回路を構成し、デジタル回路からアナログ回路へ
ノイズが伝搬しないようにすることが可能となる半導体
装置の提供を目的とする。
作されたものであり、既存の接合容量を巧く使用してフ
ィルタ回路を構成し、デジタル回路からアナログ回路へ
ノイズが伝搬しないようにすることが可能となる半導体
装置の提供を目的とする。
【００１０】
【課題を解決するための手段】本発明の第１の半導体装
置は、その実施例を図１に示すように、一導電型の半導
体基板上で素子分離層によって絶縁された複数の半導体
層と、前記半導体層でアナログ回路を形成したアナログ
回路と、前記半導体層でデジタル回路を形成したデジタ
ル回路と、一端を前記デジタル回路の電源線に接続し、
かつ、他端を前記アナログ回路の電源線及び１以上の前
記半導体層に接続した抵抗と、前記抵抗に接続した半導
体層と該半導体層の素子分離層との間に生じる容量とを
備えていることを特徴とする。
置は、その実施例を図１に示すように、一導電型の半導
体基板上で素子分離層によって絶縁された複数の半導体
層と、前記半導体層でアナログ回路を形成したアナログ
回路と、前記半導体層でデジタル回路を形成したデジタ
ル回路と、一端を前記デジタル回路の電源線に接続し、
かつ、他端を前記アナログ回路の電源線及び１以上の前
記半導体層に接続した抵抗と、前記抵抗に接続した半導
体層と該半導体層の素子分離層との間に生じる容量とを
備えていることを特徴とする。
【００１１】本発明の第２の半導体装置は、その実施例
を図３（Ａ）に示すように一導電型の半導体基板上で素
子分離層によって絶縁された複数の半導体層と、前記半
導体層に設けられたアナログ回路と、前記半導体層に設
けられたデジタル回路と、コレクタを前記デジタル回路
の電源線に接続し、かつ、エミッタを前記アナログ回路
の電源線に接続したバイポーラトランジスタと、一端を
前記バイポーラトランジスタのベースと、１以上の前記
半導体層とに接続し、かつ、他端を前記デジタル回路の
電源線に接続した抵抗と、前記抵抗に接続した半導体層
と該半導体層の素子分離層との間に生じる容量とを備え
ていることを特徴とする。
を図３（Ａ）に示すように一導電型の半導体基板上で素
子分離層によって絶縁された複数の半導体層と、前記半
導体層に設けられたアナログ回路と、前記半導体層に設
けられたデジタル回路と、コレクタを前記デジタル回路
の電源線に接続し、かつ、エミッタを前記アナログ回路
の電源線に接続したバイポーラトランジスタと、一端を
前記バイポーラトランジスタのベースと、１以上の前記
半導体層とに接続し、かつ、他端を前記デジタル回路の
電源線に接続した抵抗と、前記抵抗に接続した半導体層
と該半導体層の素子分離層との間に生じる容量とを備え
ていることを特徴とする。
【００１２】本発明の第３の半導体装置は、その実施例
を図３（Ｂ）に示すように一導電型の半導体基板上で素
子分離層によって絶縁された複数の半導体層と、前記半
導体層に設けられたアナログ回路と、前記半導体層に設
けられたデジタル回路と、ドレインを前記デジタル回路
の電源線に接続し、かつ、ソースを前記アナログ回路の
電源線に接続した電界効果トランジスタと、一端を前記
電界効果トランジスタのゲートと１以上の前記半導体層
とに接続し、かつ、他端を前記デジタル回路の電源線に
接続した抵抗と、前記抵抗に接続した半導体層と該半導
体層の素子分離層との間に生じる容量とを備えているこ
とを特徴とする。
を図３（Ｂ）に示すように一導電型の半導体基板上で素
子分離層によって絶縁された複数の半導体層と、前記半
導体層に設けられたアナログ回路と、前記半導体層に設
けられたデジタル回路と、ドレインを前記デジタル回路
の電源線に接続し、かつ、ソースを前記アナログ回路の
電源線に接続した電界効果トランジスタと、一端を前記
電界効果トランジスタのゲートと１以上の前記半導体層
とに接続し、かつ、他端を前記デジタル回路の電源線に
接続した抵抗と、前記抵抗に接続した半導体層と該半導
体層の素子分離層との間に生じる容量とを備えているこ
とを特徴とする。
【００１３】本発明の第４の半導体装置は第２及び第３
の半導体装置において、前記バイポーラトランジスタ又
は電界効果トランジスタをダーリントン接続することを
特徴とする（図３（Ｃ）参照）。本発明の第１〜第４の
半導体装置において、前記容量は電源配線下の半導体層
に使用することを特徴とし、上記目的を達成する。
の半導体装置において、前記バイポーラトランジスタ又
は電界効果トランジスタをダーリントン接続することを
特徴とする（図３（Ｃ）参照）。本発明の第１〜第４の
半導体装置において、前記容量は電源配線下の半導体層
に使用することを特徴とし、上記目的を達成する。
【００１４】
【作 用】本発明の第１の半導体装置では、アナログ回
路の電源線とデジタル回路の電源線との間に接続した抵
抗と、この抵抗に接続した他の半導体層と素子分離層と
の間に寄生する容量からフィルタ回路が構成できるの
で、デジタル回路からアナログ回路へ電源線を介して伝
搬しようとするノイズがこのフィルタ回路によって阻止
できる。
路の電源線とデジタル回路の電源線との間に接続した抵
抗と、この抵抗に接続した他の半導体層と素子分離層と
の間に寄生する容量からフィルタ回路が構成できるの
で、デジタル回路からアナログ回路へ電源線を介して伝
搬しようとするノイズがこのフィルタ回路によって阻止
できる。
【００１５】このときのノイズカット周波数ｆｃは、容
量をＣ、抵抗をＲとすると、 ｆｃ＝１／（２πＲ・Ｃ）…（２） である。従って、携帯電子機器等において、消費電流の
低減ためにデジタル回路やアナログ回路等の電源入力イ
ンピーダンスを高くした場合であっても、既存の寄生容
量を使用してノイズフィルタ回路を構成することができ
るので、デジタル回路で発生したノイズがこのフィルタ
回路によって十分に減衰でき、アナログ回路にはフィル
タ回路を通した極めて変動の少ない電圧が供給できる。
量をＣ、抵抗をＲとすると、 ｆｃ＝１／（２πＲ・Ｃ）…（２） である。従って、携帯電子機器等において、消費電流の
低減ためにデジタル回路やアナログ回路等の電源入力イ
ンピーダンスを高くした場合であっても、既存の寄生容
量を使用してノイズフィルタ回路を構成することができ
るので、デジタル回路で発生したノイズがこのフィルタ
回路によって十分に減衰でき、アナログ回路にはフィル
タ回路を通した極めて変動の少ない電圧が供給できる。
【００１６】本発明の第２の半導体装置では、アナログ
回路の電源線とデジタル回路の電源線との間に接続され
たバイポーラトランジスタと、このトランジスタのベー
スに接続された抵抗と、この抵抗に接続された他の半導
体層と素子分離層との間に生じる容量からフィルタ回路
が構成できる。また、バイポーラトランジスタの電流増
幅率β（ｈfe）によって、ベース電流を増幅できるの
で、既存の寄生容量が小さな場合であっても、大きな時
定数が得られるノイズフィルタ回路を構成することがで
きるので、このフィルタ回路によって、デジタル回路か
らアナログ回路に電源線を介して伝搬しようとするノイ
ズが十分に減衰でき、安定した電圧がアナログ回路に供
給できる。
回路の電源線とデジタル回路の電源線との間に接続され
たバイポーラトランジスタと、このトランジスタのベー
スに接続された抵抗と、この抵抗に接続された他の半導
体層と素子分離層との間に生じる容量からフィルタ回路
が構成できる。また、バイポーラトランジスタの電流増
幅率β（ｈfe）によって、ベース電流を増幅できるの
で、既存の寄生容量が小さな場合であっても、大きな時
定数が得られるノイズフィルタ回路を構成することがで
きるので、このフィルタ回路によって、デジタル回路か
らアナログ回路に電源線を介して伝搬しようとするノイ
ズが十分に減衰でき、安定した電圧がアナログ回路に供
給できる。
【００１７】本発明の第３の半導体装置では電界効果ト
ランジスタよって、第２の半導体装置と同様に時定数を
大きくできるので、既存の寄生容量が小さな場合であっ
ても、ノイズが十分に減衰でき、安定した電圧がアナロ
グ回路に供給できる。本発明の第４の半導体装置では、
本発明の第２及び第３の半導体装置において、トランジ
スタをダーリントン接続することで、小さい容量でノイ
ズフィルタが構成できるし、ノイズカット周波数が高く
設定できる。
ランジスタよって、第２の半導体装置と同様に時定数を
大きくできるので、既存の寄生容量が小さな場合であっ
ても、ノイズが十分に減衰でき、安定した電圧がアナロ
グ回路に供給できる。本発明の第４の半導体装置では、
本発明の第２及び第３の半導体装置において、トランジ
スタをダーリントン接続することで、小さい容量でノイ
ズフィルタが構成できるし、ノイズカット周波数が高く
設定できる。
【００１８】また、本発明の第１〜第４の半導体装置に
おいて、通常、受動素子や能動素子が設けられたいない
電源配線下の半導体層と素子分離層との間の容量を使用
すれば、更に半導体チップを無駄なく利用できる。
おいて、通常、受動素子や能動素子が設けられたいない
電源配線下の半導体層と素子分離層との間の容量を使用
すれば、更に半導体チップを無駄なく利用できる。
【００１９】
【実施例】次に、図を参照しながら本発明の実施例につ
いて説明をする。図１〜３は、本発明の実施例に係る半
導体装置の説明図である。 （１）第１の実施例の説明 図１は、本発明の第１の実施例に係るアナログ−デジタ
ル回路混在ＩＣの構成図を示している。図１において、
１１はｎ型ウエル層（島）15Ａに形成されたアナログ回
路である。アナログ回路１１はバイポーラトランジスタ
から成り、アナログ信号を取り扱うコンパレータやオペ
アンプ等であり、コンパレータに基準電圧を供給するリ
ファレンス回路も対象となる。ｎ型ウエル層15Ａはｐ型
Ｓｉ基板（一導電型の半導体基板）１４上でｐ型の素子
分離層１６によって絶縁されている。
いて説明をする。図１〜３は、本発明の実施例に係る半
導体装置の説明図である。 （１）第１の実施例の説明 図１は、本発明の第１の実施例に係るアナログ−デジタ
ル回路混在ＩＣの構成図を示している。図１において、
１１はｎ型ウエル層（島）15Ａに形成されたアナログ回
路である。アナログ回路１１はバイポーラトランジスタ
から成り、アナログ信号を取り扱うコンパレータやオペ
アンプ等であり、コンパレータに基準電圧を供給するリ
ファレンス回路も対象となる。ｎ型ウエル層15Ａはｐ型
Ｓｉ基板（一導電型の半導体基板）１４上でｐ型の素子
分離層１６によって絶縁されている。
【００２０】なお、バイポーラトランジスタの場合に
は、ｎ型ウエル層15ＡをＳｉ（シリコン）のエピタキシ
ャル成長によって形成する。ｎ型ウエル層15Ａは素子を
絶縁するためにアナログ回路１１の最高電位となる電源
線ＶCCに接続されている。ｎ型ウエル層15Ａとｐ型Ｓｉ
基板１４との間には接合破壊を防止するために、ｎ+ 型
の埋め込み層17Ａが設けられている。ＭＯＳ（電界効
果）トランジスタの場合には、Ｓｉ基板に不純物を拡散
して形成する。埋め込み層は形成されない。
は、ｎ型ウエル層15ＡをＳｉ（シリコン）のエピタキシ
ャル成長によって形成する。ｎ型ウエル層15Ａは素子を
絶縁するためにアナログ回路１１の最高電位となる電源
線ＶCCに接続されている。ｎ型ウエル層15Ａとｐ型Ｓｉ
基板１４との間には接合破壊を防止するために、ｎ+ 型
の埋め込み層17Ａが設けられている。ＭＯＳ（電界効
果）トランジスタの場合には、Ｓｉ基板に不純物を拡散
して形成する。埋め込み層は形成されない。
【００２１】１２は同一のＳｉ基板１４上のｎ型ウエル
層15Ｂに形成された抵抗であり、アナログ回路１１の負
荷として出力信号を取り出したり、その他のバイアス素
子として使用されている。負荷抵抗１２は、例えば、ｐ
型の拡散層から成る。ｎ型ウエル層15Ｂは素子を絶縁す
るために電源線ＶCCに接続されている。ｎ型ウエル層15
Ａとｐ型Ｓｉ基板１４との間には接合破壊を防止するた
めに、ｎ+ 型の埋め込み層17Ｂが設けられたいる。
層15Ｂに形成された抵抗であり、アナログ回路１１の負
荷として出力信号を取り出したり、その他のバイアス素
子として使用されている。負荷抵抗１２は、例えば、ｐ
型の拡散層から成る。ｎ型ウエル層15Ｂは素子を絶縁す
るために電源線ＶCCに接続されている。ｎ型ウエル層15
Ａとｐ型Ｓｉ基板１４との間には接合破壊を防止するた
めに、ｎ+ 型の埋め込み層17Ｂが設けられたいる。
【００２２】１３は同一のＳｉ基板１４上のｎ型ウエル
層15Ｃに形成されたデジタル回路である。デジタル回路
１３はデジタル信号を取り扱うインバータや論理回路等
である。ここでも、ｎ型ウエル層15Ｃは素子を絶縁する
ためにデジタル回路１３の最高電位となる電源線ＶDDに
接続されている。ｎ型ウエル層15Ｃとｐ型Ｓｉ基板１４
との間には接合破壊を防止するために、ｎ+ 型の埋め込
み層17Ｃが設けられたいる。なお、各ｎ型ウエル層15Ａ
〜15Ｃはｐ型の素子分離層１６によって絶縁されてい
る。
層15Ｃに形成されたデジタル回路である。デジタル回路
１３はデジタル信号を取り扱うインバータや論理回路等
である。ここでも、ｎ型ウエル層15Ｃは素子を絶縁する
ためにデジタル回路１３の最高電位となる電源線ＶDDに
接続されている。ｎ型ウエル層15Ｃとｐ型Ｓｉ基板１４
との間には接合破壊を防止するために、ｎ+ 型の埋め込
み層17Ｃが設けられたいる。なお、各ｎ型ウエル層15Ａ
〜15Ｃはｐ型の素子分離層１６によって絶縁されてい
る。
【００２３】１８は一端をデジタル回路１３の電源線Ｖ
DDに接続し、他端をアナログ回路１１の電源線ＶCC及び
ｎ型ウエル層15Ａ，15Ｂに接続した抵抗である。抵抗１
８はポリシリコン配線や拡散層から形成する。抵抗１８
は後述するｐｎ接合容量と共にノイズフィルタ回路を構
成する。また、抵抗１８はアナログ回路１１の動作に影
響しない範囲で、電圧降下が得られるような大きな値に
設定すると良い。
DDに接続し、他端をアナログ回路１１の電源線ＶCC及び
ｎ型ウエル層15Ａ，15Ｂに接続した抵抗である。抵抗１
８はポリシリコン配線や拡散層から形成する。抵抗１８
は後述するｐｎ接合容量と共にノイズフィルタ回路を構
成する。また、抵抗１８はアナログ回路１１の動作に影
響しない範囲で、電圧降下が得られるような大きな値に
設定すると良い。
【００２４】Ｃは抵抗１８に接続したｎ型ウエル層15
Ａ，15Ｂと、その素子分離層１６との間にそれぞれ生じ
るｐｎ接合（ダイオード）容量である。この容量Ｃは図
２（Ａ）において、基板１４に接合された素子分離層１
６を接地線ＧNDに接続し、ｎ型ウエル層15Ｂを電源線Ｖ
CCに接続すると、空乏層が拡がって発生するものであ
る。この容量ＣにはＭＯＳトランジスタのバックゲート
層と素子分離層、バイポーラトランジスタのコレクタ層
と素子分離層や負荷抵抗１２のウエル層と素子分離層と
の間に寄生するものが利用できる。
Ａ，15Ｂと、その素子分離層１６との間にそれぞれ生じ
るｐｎ接合（ダイオード）容量である。この容量Ｃは図
２（Ａ）において、基板１４に接合された素子分離層１
６を接地線ＧNDに接続し、ｎ型ウエル層15Ｂを電源線Ｖ
CCに接続すると、空乏層が拡がって発生するものであ
る。この容量ＣにはＭＯＳトランジスタのバックゲート
層と素子分離層、バイポーラトランジスタのコレクタ層
と素子分離層や負荷抵抗１２のウエル層と素子分離層と
の間に寄生するものが利用できる。
【００２５】また、本発明には、電源パッドを少なくす
るために、図２（Ｂ）に示すように、電源線ＶCCをデジ
タル回路１３を経由してアナログ回路１１へ抵抗Ｒを介
して連続して配線する第１の方法と、図２（Ｃ）に示す
ように電源パッドの所で、デジタル回路１３への電源線
ＶDDとアナログ回路１１への電源線ＶCCとに分け、アナ
ログ回路１１への電源線ＶCCを抵抗Ｒを介して配線する
第２の方法とを含んでいる。ここで従来例と異なるの
は、アナログ回路１１とデジタル回路１３の電源線ＶC
C，ＶDDとの間に抵抗１８が介在された点である。
るために、図２（Ｂ）に示すように、電源線ＶCCをデジ
タル回路１３を経由してアナログ回路１１へ抵抗Ｒを介
して連続して配線する第１の方法と、図２（Ｃ）に示す
ように電源パッドの所で、デジタル回路１３への電源線
ＶDDとアナログ回路１１への電源線ＶCCとに分け、アナ
ログ回路１１への電源線ＶCCを抵抗Ｒを介して配線する
第２の方法とを含んでいる。ここで従来例と異なるの
は、アナログ回路１１とデジタル回路１３の電源線ＶC
C，ＶDDとの間に抵抗１８が介在された点である。
【００２６】次に、図２（Ｂ）を参照しながら本発明の
第１の実施例に係るアナログ−デジタル回路混在ＩＣの
ノイズフィルタ回路について説明をする。図２（Ｂ）に
おいて、１０は抵抗１８及び容量Ｃから成るノイズフィ
ルタ回路である。このようなフィルタ回路１０は、図１
で説明したように、デジタル回路１３の電源線ＶDDに抵
抗１８の一端を接続し、この抵抗１８の他端をアナログ
回路１１や負荷抵抗１２のｎウエル層15Ａ，15Ｂと、こ
のアナログ回路１１の電源線ＶCCとに接続することによ
り構成することができる。
第１の実施例に係るアナログ−デジタル回路混在ＩＣの
ノイズフィルタ回路について説明をする。図２（Ｂ）に
おいて、１０は抵抗１８及び容量Ｃから成るノイズフィ
ルタ回路である。このようなフィルタ回路１０は、図１
で説明したように、デジタル回路１３の電源線ＶDDに抵
抗１８の一端を接続し、この抵抗１８の他端をアナログ
回路１１や負荷抵抗１２のｎウエル層15Ａ，15Ｂと、こ
のアナログ回路１１の電源線ＶCCとに接続することによ
り構成することができる。
【００２７】このノイズフィルタ回路１０は従来例で説
明したような周波数１００ＭＨｚ程度のリンギングが電
源線ＶDDに生じても、このリンギングによるノイズがカ
ットできる。このときのノイズカット周波数ｆｃは
（２）式に示した通りであり、容量Ｃが数十ｐＦ程度で
あれば、抵抗１８を数百Ω程度に設定すると良い。この
ようにして本発明の第１の実施例に係るアナログ−デジ
タル回路混在ＩＣでは、アナログ回路１１の電源線ＶCC
とデジタル回路１３の電源線ＶDDとの間に接続した抵抗
１８と、この抵抗１８に接続したｎ型ウエル層15Ａ，15
Ｂと素子分離層１６との間に生じる容量Ｃから、図２
（Ｂ）や（Ｃ）に示したようなフィルタ回路１０が構成
できるので、デジタル回路１３からアナログ回路１１へ
伝搬しようとするノイズをこのフィルタ回路１０によっ
て除くことができる。
明したような周波数１００ＭＨｚ程度のリンギングが電
源線ＶDDに生じても、このリンギングによるノイズがカ
ットできる。このときのノイズカット周波数ｆｃは
（２）式に示した通りであり、容量Ｃが数十ｐＦ程度で
あれば、抵抗１８を数百Ω程度に設定すると良い。この
ようにして本発明の第１の実施例に係るアナログ−デジ
タル回路混在ＩＣでは、アナログ回路１１の電源線ＶCC
とデジタル回路１３の電源線ＶDDとの間に接続した抵抗
１８と、この抵抗１８に接続したｎ型ウエル層15Ａ，15
Ｂと素子分離層１６との間に生じる容量Ｃから、図２
（Ｂ）や（Ｃ）に示したようなフィルタ回路１０が構成
できるので、デジタル回路１３からアナログ回路１１へ
伝搬しようとするノイズをこのフィルタ回路１０によっ
て除くことができる。
【００２８】このため、アナログ回路１１の電源線ＶCC
の電圧変動が抑えられるので、アナログ回路１１のｎ型
ウエル層15Ａや負荷抵抗１２のｎ型ウエル層15Ｂの電位
が安定し、コンパレータやオペアンプ等のアナログ回路
１１の出力変動が抑えられる。特に、リファレンス回路
からコンパレータへ安定した基準電圧が供給できるの
で、コンパレータの出力が安定する。
の電圧変動が抑えられるので、アナログ回路１１のｎ型
ウエル層15Ａや負荷抵抗１２のｎ型ウエル層15Ｂの電位
が安定し、コンパレータやオペアンプ等のアナログ回路
１１の出力変動が抑えられる。特に、リファレンス回路
からコンパレータへ安定した基準電圧が供給できるの
で、コンパレータの出力が安定する。
【００２９】従って、消費電流の低減ためにアナログ回
路１１やデジタル回路１３等の電源入力インピーダンス
を高くし、この回路の消費電流を数十μＡから数μＡに
絞り込んだ場合であっても、既存の寄生容量Ｃを使用し
たフィルタ回路１０によってリンギングによるノイズを
十分に減衰でき、図２（Ｂ）に示すようにデジタル回路
１３から抵抗１８を介してアナログ回路１１へ安定した
電圧が供給できる。また、図２（Ｃ）に示すようにパッ
ドから抵抗１８を介してアナログ回路１１へ安定した電
圧が供給できる。
路１１やデジタル回路１３等の電源入力インピーダンス
を高くし、この回路の消費電流を数十μＡから数μＡに
絞り込んだ場合であっても、既存の寄生容量Ｃを使用し
たフィルタ回路１０によってリンギングによるノイズを
十分に減衰でき、図２（Ｂ）に示すようにデジタル回路
１３から抵抗１８を介してアナログ回路１１へ安定した
電圧が供給できる。また、図２（Ｃ）に示すようにパッ
ドから抵抗１８を介してアナログ回路１１へ安定した電
圧が供給できる。
【００３０】このようなＩＣをバッテリーで駆動する携
帯電子機器に使用すれば、電力の低消費化が図られ、電
子機器の使用継続時間が長くできる点で非常に好まし
い。なお、容量Ｃにはｎ型のウエル層（島）15Ａや15Ｂ
を使用するため、新たな拡散あるいは容量Ｃのための領
域を別段必要としないので安価に実現できる。 （２）第２の実施例の説明 図３（Ａ）は、本発明の第２の実施例に係るアナログ−
デジタル回路混在ＩＣの構成図を示している。第２の実
施例では第１の実施例と異なり、ノイズフィルタ回路に
トランジスタが設けられるものである。
帯電子機器に使用すれば、電力の低消費化が図られ、電
子機器の使用継続時間が長くできる点で非常に好まし
い。なお、容量Ｃにはｎ型のウエル層（島）15Ａや15Ｂ
を使用するため、新たな拡散あるいは容量Ｃのための領
域を別段必要としないので安価に実現できる。 （２）第２の実施例の説明 図３（Ａ）は、本発明の第２の実施例に係るアナログ−
デジタル回路混在ＩＣの構成図を示している。第２の実
施例では第１の実施例と異なり、ノイズフィルタ回路に
トランジスタが設けられるものである。
【００３１】図３（Ａ）において、２０はデジタル回路
１１で発生したノイズを阻止するノイズフィルタ回路で
あり、バイポーラトランジスタＱと、抵抗Ｒと、寄生容
量Ｃから成る。トランジスタＱはコレクタがデジタル回
路１３の電源線ＶDDに接続され、そのエミッタがアナロ
グ回路１１の電源線ＶCCに接続され、そのベースが抵抗
Ｒの一端と寄生容量Ｃの一端に接続されている。抵抗Ｒ
の他端は電源線ＶDDに接続され、寄生容量Ｃの他端は接
地線ＧNDに接続されている。なお、寄生容量Ｃは第１の
実施例と同様に、ｎ型ウエル層15Ａや15Ｂと素子分離層
１６との間に生じたものを使用している。アナログ回路
１１及びデジタル回路１３については第１の実施例と同
様であるため、その説明を省略する。
１１で発生したノイズを阻止するノイズフィルタ回路で
あり、バイポーラトランジスタＱと、抵抗Ｒと、寄生容
量Ｃから成る。トランジスタＱはコレクタがデジタル回
路１３の電源線ＶDDに接続され、そのエミッタがアナロ
グ回路１１の電源線ＶCCに接続され、そのベースが抵抗
Ｒの一端と寄生容量Ｃの一端に接続されている。抵抗Ｒ
の他端は電源線ＶDDに接続され、寄生容量Ｃの他端は接
地線ＧNDに接続されている。なお、寄生容量Ｃは第１の
実施例と同様に、ｎ型ウエル層15Ａや15Ｂと素子分離層
１６との間に生じたものを使用している。アナログ回路
１１及びデジタル回路１３については第１の実施例と同
様であるため、その説明を省略する。
【００３２】このようにして、本発明の第２の実施例に
係るアナログ−デジタル回路混在ＩＣでは、アナログ回
路１１の電源線ＶCCとデジタル回路１３の電源線ＶDDと
の間に接続されたバイポーラトランジスタＱと、このト
ランジスタＱのベースに接続された抵抗Ｒと、この抵抗
Ｒに接続された寄生容量Ｃからフィルタ回路２０が構成
できる。
係るアナログ−デジタル回路混在ＩＣでは、アナログ回
路１１の電源線ＶCCとデジタル回路１３の電源線ＶDDと
の間に接続されたバイポーラトランジスタＱと、このト
ランジスタＱのベースに接続された抵抗Ｒと、この抵抗
Ｒに接続された寄生容量Ｃからフィルタ回路２０が構成
できる。
【００３３】また、ノイズフィルタ回路２０はトランジ
スタＱの電流増幅率によって、ベース電流を増幅できる
ので、寄生容量Ｃが小さな場合であっても、時定数が大
きくできる。したがって、このフィルタ回路２０によっ
て、第１の実施例と同様にデジタル回路１３からアナロ
グ回路１１に伝搬しようとするノイズが十分に減衰で
き、安定した電圧がアナログ回路１１に供給できる。
スタＱの電流増幅率によって、ベース電流を増幅できる
ので、寄生容量Ｃが小さな場合であっても、時定数が大
きくできる。したがって、このフィルタ回路２０によっ
て、第１の実施例と同様にデジタル回路１３からアナロ
グ回路１１に伝搬しようとするノイズが十分に減衰で
き、安定した電圧がアナログ回路１１に供給できる。
【００３４】（３）第３の実施例の説明 図３（Ｂ）は、本発明の第３の実施例に係るアナログ−
デジタル回路混在ＩＣの構成図を示している。第３の実
施例では第２の実施例と異なり、ノイズフィルタ回路に
電界効果トランジスタが設けられるものである。図３
（Ｂ）において、３０はデジタル回路１１で発生したノ
イズを阻止するノイズフィルタ回路であり、ｎ型の電界
効果トランジスタＴと、抵抗Ｒと、寄生容量Ｃから成
る。トランジスタＴはドレインがデジタル回路１３の電
源線ＶDDに接続され、そのソースがアナログ回路１１の
電源線ＶCCに接続され、そのゲートが抵抗Ｒの一端と寄
生容量Ｃの一端に接続されている。ｐ型の電界効果トラ
ンジスタＴを使用する場合にはソース・ドレインの接続
が反対になる。
デジタル回路混在ＩＣの構成図を示している。第３の実
施例では第２の実施例と異なり、ノイズフィルタ回路に
電界効果トランジスタが設けられるものである。図３
（Ｂ）において、３０はデジタル回路１１で発生したノ
イズを阻止するノイズフィルタ回路であり、ｎ型の電界
効果トランジスタＴと、抵抗Ｒと、寄生容量Ｃから成
る。トランジスタＴはドレインがデジタル回路１３の電
源線ＶDDに接続され、そのソースがアナログ回路１１の
電源線ＶCCに接続され、そのゲートが抵抗Ｒの一端と寄
生容量Ｃの一端に接続されている。ｐ型の電界効果トラ
ンジスタＴを使用する場合にはソース・ドレインの接続
が反対になる。
【００３５】抵抗Ｒの他端は電源線ＶDDに接続され、寄
生容量Ｃの他端は接地線ＧNDに接続されている。なお、
寄生容量Ｃは第１の実施例と同様に、ｎ型ウエル層15Ａ
や15Ｂと素子分離層１６との間に生じたものを使用して
いる。アナログ回路１１及びデジタル回路１３について
は第１の実施例と同様であるため、その説明を省略す
る。
生容量Ｃの他端は接地線ＧNDに接続されている。なお、
寄生容量Ｃは第１の実施例と同様に、ｎ型ウエル層15Ａ
や15Ｂと素子分離層１６との間に生じたものを使用して
いる。アナログ回路１１及びデジタル回路１３について
は第１の実施例と同様であるため、その説明を省略す
る。
【００３６】このようにして、本発明の第３の実施例に
係るアナログ−デジタル回路混在ＩＣでは、アナログ回
路１１の電源線ＶCCとデジタル回路１３の電源線ＶDDと
の間に接続された電界効果トランジスタＴと、このトラ
ンジスタＴのゲートに接続された抵抗Ｒと、この抵抗Ｒ
に接続された寄生容量Ｃからフィルタ回路３０が構成で
きる。
係るアナログ−デジタル回路混在ＩＣでは、アナログ回
路１１の電源線ＶCCとデジタル回路１３の電源線ＶDDと
の間に接続された電界効果トランジスタＴと、このトラ
ンジスタＴのゲートに接続された抵抗Ｒと、この抵抗Ｒ
に接続された寄生容量Ｃからフィルタ回路３０が構成で
きる。
【００３７】また、ノイズフィルタ回路３０はトランジ
スタＴによって、ゲート電流を増幅できるので、寄生容
量Ｃが小さな場合であっても、第２の実施例と同様に時
定数が大きくできる。したがって、このフィルタ回路３
０によって、第１及び第２の実施例と同様にデジタル回
路１３からアナログ回路１１に伝搬しようとするノイズ
が十分に減衰でき、安定した電圧がアナログ回路１１に
供給できる。
スタＴによって、ゲート電流を増幅できるので、寄生容
量Ｃが小さな場合であっても、第２の実施例と同様に時
定数が大きくできる。したがって、このフィルタ回路３
０によって、第１及び第２の実施例と同様にデジタル回
路１３からアナログ回路１１に伝搬しようとするノイズ
が十分に減衰でき、安定した電圧がアナログ回路１１に
供給できる。
【００３８】（４）第４の実施例の説明 図３（Ｃ）は、本発明の第４の実施例に係るアナログ−
デジタル回路混在ＩＣの構成図を示している。第４の実
施例では第２の実施例と異なり、ノイズフィルタ回路の
トランジスタがダーリントン接続されるものである。図
３（Ｃ）において、４０はデジタル回路１１で発生した
ノイズを阻止するノイズフィルタ回路であり、バイポー
ラトランジスタＱ１，Ｑ２と、抵抗Ｒと、寄生容量Ｃか
ら成る。トランジスタＱ１のコレクタはデジタル回路１
３の電源線ＶDDに接続され、そのエミッタがアナログ回
路１１の電源線ＶCCに接続され、そのベースがトランジ
スタＱ２のエミッタに接続されている。
デジタル回路混在ＩＣの構成図を示している。第４の実
施例では第２の実施例と異なり、ノイズフィルタ回路の
トランジスタがダーリントン接続されるものである。図
３（Ｃ）において、４０はデジタル回路１１で発生した
ノイズを阻止するノイズフィルタ回路であり、バイポー
ラトランジスタＱ１，Ｑ２と、抵抗Ｒと、寄生容量Ｃか
ら成る。トランジスタＱ１のコレクタはデジタル回路１
３の電源線ＶDDに接続され、そのエミッタがアナログ回
路１１の電源線ＶCCに接続され、そのベースがトランジ
スタＱ２のエミッタに接続されている。
【００３９】トランジスタＱ２のコレクタはデジタル回
路１３の電源線ＶDDに接続され、そのベースが抵抗Ｒの
一端と寄生容量Ｃの一端に接続されている。抵抗Ｒの他
端は電源線ＶDDに接続され、寄生容量Ｃの他端は接地線
ＧNDに接続されている。なお、寄生容量Ｃは第１の実施
例と同様に、ｎ型ウエル層15Ａや15Ｂと素子分離層１６
との間に生じたものを使用している。アナログ回路１１
及びデジタル回路１３については第１の実施例と同様で
あるため、その説明を省略する。
路１３の電源線ＶDDに接続され、そのベースが抵抗Ｒの
一端と寄生容量Ｃの一端に接続されている。抵抗Ｒの他
端は電源線ＶDDに接続され、寄生容量Ｃの他端は接地線
ＧNDに接続されている。なお、寄生容量Ｃは第１の実施
例と同様に、ｎ型ウエル層15Ａや15Ｂと素子分離層１６
との間に生じたものを使用している。アナログ回路１１
及びデジタル回路１３については第１の実施例と同様で
あるため、その説明を省略する。
【００４０】このようにして、本発明の第４の実施例に
係るアナログ−デジタル回路混在ＩＣでは、アナログ回
路１１の電源線ＶCCとデジタル回路１３の電源線ＶDDと
の間にダーリントン接続されたバイポーラトランジスタ
Ｑ１，Ｑ２と、このトランジスタＱ２のベースに接続さ
れた抵抗Ｒと、この抵抗Ｒに接続された寄生容量Ｃから
フィルタ回路４０が構成できる。
係るアナログ−デジタル回路混在ＩＣでは、アナログ回
路１１の電源線ＶCCとデジタル回路１３の電源線ＶDDと
の間にダーリントン接続されたバイポーラトランジスタ
Ｑ１，Ｑ２と、このトランジスタＱ２のベースに接続さ
れた抵抗Ｒと、この抵抗Ｒに接続された寄生容量Ｃから
フィルタ回路４０が構成できる。
【００４１】また、ノイズフィルタ回路４０はトランジ
スタＱ１，Ｑ２の電流増幅率によって、第２の実施例に
比べてベース電流を更に増幅できるので、寄生容量Ｃが
小さな場合であっても、時定数が大きくできる。先の
（２）式で、容量Ｃを小さくすることができ、ノイズカ
ット周波数が更に高く設定できる。したがって、このフ
ィルタ回路４０によって、第１〜第３の実施例と同様に
デジタル回路１３からアナログ回路１１に伝搬しようと
するノイズが十分に減衰でき、安定した電圧がアナログ
回路１１に供給できる。
スタＱ１，Ｑ２の電流増幅率によって、第２の実施例に
比べてベース電流を更に増幅できるので、寄生容量Ｃが
小さな場合であっても、時定数が大きくできる。先の
（２）式で、容量Ｃを小さくすることができ、ノイズカ
ット周波数が更に高く設定できる。したがって、このフ
ィルタ回路４０によって、第１〜第３の実施例と同様に
デジタル回路１３からアナログ回路１１に伝搬しようと
するノイズが十分に減衰でき、安定した電圧がアナログ
回路１１に供給できる。
【００４２】なお、ダーリントン接続するトランジスタ
は電界効果トランジスタでも良い。また、本発明の第１
〜第４の実施例において、トランジスタや抵抗が設けら
れたいない電源配線下のｎ型ウエル層と素子分離層との
間の容量を使用すれば、更に半導体チップが無駄なく利
用できる。
は電界効果トランジスタでも良い。また、本発明の第１
〜第４の実施例において、トランジスタや抵抗が設けら
れたいない電源配線下のｎ型ウエル層と素子分離層との
間の容量を使用すれば、更に半導体チップが無駄なく利
用できる。
【００４３】
【発明の効果】以上説明したように、本発明の半導体装
置ではアナログ回路の電源線とデジタル回路の電源線と
の間に接続した抵抗と、この抵抗に接続した他の半導体
層と素子分離層との間に寄生する容量からフィルタ回路
が構成できる。また、本発明の他の半導体装置では、バ
イポーラトランジスタや電界効果トランジスタによっ
て、寄生容量が小さな場合であっても、大きな時定数が
得られるノイズフィルタ回路が構成できる。
置ではアナログ回路の電源線とデジタル回路の電源線と
の間に接続した抵抗と、この抵抗に接続した他の半導体
層と素子分離層との間に寄生する容量からフィルタ回路
が構成できる。また、本発明の他の半導体装置では、バ
イポーラトランジスタや電界効果トランジスタによっ
て、寄生容量が小さな場合であっても、大きな時定数が
得られるノイズフィルタ回路が構成できる。
【００４４】これらのノイズフィルタ回路によって、デ
ジタル回路からアナログ回路へ伝搬しようとするノイズ
が阻止できるので、アナログ回路に安定した電圧が供給
できる。本発明の他の半導体装置では、ダーリントン接
続したトランジスタによって、小さい容量でノイズフィ
ルタが構成できる。また、ノイズカット周波数が高く設
定できる。また、電源配線下の半導体層と素子分離層と
の間の容量を使用することで、半導体チップを無駄なく
利用できる。
ジタル回路からアナログ回路へ伝搬しようとするノイズ
が阻止できるので、アナログ回路に安定した電圧が供給
できる。本発明の他の半導体装置では、ダーリントン接
続したトランジスタによって、小さい容量でノイズフィ
ルタが構成できる。また、ノイズカット周波数が高く設
定できる。また、電源配線下の半導体層と素子分離層と
の間の容量を使用することで、半導体チップを無駄なく
利用できる。
【００４５】これにより、消費電流が少ない携帯電子機
器向けのアナログ−デジタル回路混在ＩＣの提供に寄与
するところが大きい。
器向けのアナログ−デジタル回路混在ＩＣの提供に寄与
するところが大きい。
【図１】本発明の各実施例に係るアナログ−デジタル回
路混在ＩＣの構成図である。
路混在ＩＣの構成図である。
【図２】本発明の第１の実施例に係るフィルタ回路の構
成図である。
成図である。
【図３】本発明の他の実施例に係るフィルタ回路の構成
図である。
図である。
【図４】従来例に係るアナログ−デジタル回路混在ＩＣ
の構成図である。
の構成図である。
【図５】従来例に係るリンギングを説明する回路図であ
る。
る。
１０〜４０…ノイズフィルタ回路、１，１１…アナログ
回路、２，１２…負荷抵抗、３，１３…デジタル回路、
４，１４…ｐ型Ｓｉ基板、７…ボンディングワイヤ、８
…外付け容量、５Ａ，５Ｂ，５Ｃ，15Ａ，15Ｂ，15Ｃ…
ｎ型のウエル層、６，１６…素子分離層、17Ａ，17Ｂ，
17Ｃ…ｎ+ 埋め込み層、１８，Ｒ…抵抗。
回路、２，１２…負荷抵抗、３，１３…デジタル回路、
４，１４…ｐ型Ｓｉ基板、７…ボンディングワイヤ、８
…外付け容量、５Ａ，５Ｂ，５Ｃ，15Ａ，15Ｂ，15Ｃ…
ｎ型のウエル層、６，１６…素子分離層、17Ａ，17Ｂ，
17Ｃ…ｎ+ 埋め込み層、１８，Ｒ…抵抗。
Claims (5)
- 【請求項１】 一導電型の半導体基板上で素子分離層に
よって絶縁された複数の半導体層と、 前記半導体層に設けられたアナログ回路と、 前記半導体層に設けられたデジタル回路と、 一端を前記デジタル回路の電源線に接続し、かつ、他端
を前記アナログ回路の電源線及び１以上の前記半導体層
に接続した抵抗と、 前記抵抗に接続した半導体層と該半導体層の素子分離層
との間に生じる容量とを備えていることを特徴とする半
導体装置。 - 【請求項２】 一導電型の半導体基板上で素子分離層に
よって絶縁された複数の半導体層と、 前記半導体層に設けられたアナログ回路と、 前記半導体層に設けられたデジタル回路と、 コレクタを前記デジタル回路の電源線に接続し、かつ、
エミッタを前記アナログ回路の電源線に接続したバイポ
ーラトランジスタと、 一端を前記バイポーラトランジスタのベースと、１以上
の前記半導体層とに接続し、かつ、他端を前記デジタル
回路の電源線に接続した抵抗と、 前記抵抗に接続した半導体層と該半導体層の素子分離層
との間に生じる容量とを備えていることを特徴とする半
導体装置。 - 【請求項３】 一導電型の半導体基板上で素子分離層に
よって絶縁された複数の半導体層と、 前記半導体層に設けられたアナログ回路と、 前記半導体層に設けられたデジタル回路と、 ドレインを前記デジタル回路の電源線に接続し、かつ、
ソースを前記アナログ回路の電源線に接続した電界効果
トランジスタと、 一端を前記電界効果トランジスタのゲートと１以上の前
記半導体層とに接続し、かつ、他端を前記デジタル回路
の電源線に接続した抵抗と、 前記抵抗に接続した半導体層と該半導体層の素子分離層
との間に生じる容量とを備えていることを特徴とする半
導体装置。 - 【請求項４】 前記バイポーラトランジスタ又は電界効
果トランジスタをダーリントン接続することを特徴とす
る請求項２及び請求項３記載のいずれかの半導体装置。 - 【請求項５】 前記容量は電源配線下の半導体層に使用
することを特徴とする請求項１、請求項２、請求項３及
び請求項４記載のいずれかの半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21575195A JPH0964276A (ja) | 1995-08-24 | 1995-08-24 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21575195A JPH0964276A (ja) | 1995-08-24 | 1995-08-24 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0964276A true JPH0964276A (ja) | 1997-03-07 |
Family
ID=16677623
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21575195A Withdrawn JPH0964276A (ja) | 1995-08-24 | 1995-08-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0964276A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2769132A1 (fr) * | 1997-09-29 | 1999-04-02 | Sgs Thomson Microelectronics | Amelioration de l'isolement entre alimentations d'un circuit analogique-numerique |
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1995
- 1995-08-24 JP JP21575195A patent/JPH0964276A/ja not_active Withdrawn
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