JPH0230117B2 - - Google Patents
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- JPH0230117B2 JPH0230117B2 JP56039426A JP3942681A JPH0230117B2 JP H0230117 B2 JPH0230117 B2 JP H0230117B2 JP 56039426 A JP56039426 A JP 56039426A JP 3942681 A JP3942681 A JP 3942681A JP H0230117 B2 JPH0230117 B2 JP H0230117B2
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- circuit
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
この発明は、CMOS（相補型金属絶縁膜半導
体）回路で構成され、スタテイツク型RAM（ラ
ンダム・アクセス・メモリ）を含む半導体集積回
路装置に関する。
体）回路で構成され、スタテイツク型RAM（ラ
ンダム・アクセス・メモリ）を含む半導体集積回
路装置に関する。
RAMを含むCMOS集積回路装置において、
RAMへの電源供給と論理回路部への電源供給と
独立して、メモリ内容保護のためにRAMへ常時
電源を供給することができるようにする場合、
RAMのメモリマトリツクス部及びその周辺回路
を形成するためのウエル領域と、入出力回路及び
他の論理回路部を形成するためのウエル領域とを
それぞれ独立に構成し、入出力回路及び他の論理
回路部のためのウエル領域には動作モードに応じ
て選択的に電源供給を行なうことが考えられてい
る。
RAMへの電源供給と論理回路部への電源供給と
独立して、メモリ内容保護のためにRAMへ常時
電源を供給することができるようにする場合、
RAMのメモリマトリツクス部及びその周辺回路
を形成するためのウエル領域と、入出力回路及び
他の論理回路部を形成するためのウエル領域とを
それぞれ独立に構成し、入出力回路及び他の論理
回路部のためのウエル領域には動作モードに応じ
て選択的に電源供給を行なうことが考えられてい
る。
この場合、パンチスルー防止等のために、電源
供給が独立に行なわれるウエル領域の相互は、所
定以上の間隔を離して形成する必要が有り、その
ためのチツプ面積の増大を招くという欠点が生じ
る。しかも、スタテイク型RAMの場合には、入
出力回路及び論理ゲート回路を構成する素子数が
比較的少ないため、上記分離して形成されるウエ
ル領域の使用効率が悪く、集積度の悪化につなが
る。
供給が独立に行なわれるウエル領域の相互は、所
定以上の間隔を離して形成する必要が有り、その
ためのチツプ面積の増大を招くという欠点が生じ
る。しかも、スタテイク型RAMの場合には、入
出力回路及び論理ゲート回路を構成する素子数が
比較的少ないため、上記分離して形成されるウエ
ル領域の使用効率が悪く、集積度の悪化につなが
る。
この発明の目的は、集積度の向上を図ることが
できる半導体集積回路装置を提供することにあ
る。
できる半導体集積回路装置を提供することにあ
る。
この発明の基本的特徴によれば、RAMのメモ
リマトリツクス部とワード線選択回路を構成する
ためのウエル領域と、RAMのビツト線選択回路
及び入出力回路、必要な論理ゲート回路を構成す
るためのウエル領域とが分離され、後者のウエル
領域に動作モードに応じて選択的に電源供給がな
される。
リマトリツクス部とワード線選択回路を構成する
ためのウエル領域と、RAMのビツト線選択回路
及び入出力回路、必要な論理ゲート回路を構成す
るためのウエル領域とが分離され、後者のウエル
領域に動作モードに応じて選択的に電源供給がな
される。
以下、この発明を実施例とともに詳細に説明す
る。
る。
第１図は、この発明をスタテイツク型RAMに
適用した場合の一実施例を示す回路図である。
適用した場合の一実施例を示す回路図である。
メモリセルは、ｐチヤンネルMISFETQ1，Q2
とｎチヤンネルMISFETQ3，Q4とで構成された
周知のフリツプフロツプ回路と、その一対の入出
力端子に設けられたｎチヤンネル伝送ゲート
MISFETQ5，Q6で構成されている。
とｎチヤンネルMISFETQ3，Q4とで構成された
周知のフリツプフロツプ回路と、その一対の入出
力端子に設けられたｎチヤンネル伝送ゲート
MISFETQ5，Q6で構成されている。
上記伝送ゲートMISFETQ5，Q6のゲートはワ
ード線Ｗに接続されている。一方、伝送ゲート
MISFETQ5，Q6を介したメモリセルの入出力端
子は、一対のビツト線Ｂ，に接続される。
ード線Ｗに接続されている。一方、伝送ゲート
MISFETQ5，Q6を介したメモリセルの入出力端
子は、一対のビツト線Ｂ，に接続される。
図示しない同様なワード線の複数と、ビツト線
の複数が直交するように配置され、かつそれぞれ
の交点において、上記同様なメモリセルが設けら
れることによつてメモリマトリツクス部が構成さ
れる。
の複数が直交するように配置され、かつそれぞれ
の交点において、上記同様なメモリセルが設けら
れることによつてメモリマトリツクス部が構成さ
れる。
なお、ビツト線Ｂ，には、負荷手段として、
特に限定されないが、抵抗手段R1，R2が設けら
れている。この負荷手段は、MISFET又はプリ
チヤージ手段に置き換えることができる。
特に限定されないが、抵抗手段R1，R2が設けら
れている。この負荷手段は、MISFET又はプリ
チヤージ手段に置き換えることができる。
また、メモリセルを構成するｐチヤンネル
MISFETQ1，Q2は、ポリシリコン等で構成され
た高抵抗手段とするものであつてもよい。
MISFETQ1，Q2は、ポリシリコン等で構成され
た高抵抗手段とするものであつてもよい。
ｐチヤンネルMISFETQ7とｎチヤンネル
MISFETQ8で構成されたインバータ回路はワー
ド線駆動回路WDを構成しており、その前段に設
けられるＹアドレスデコーダ回路YDとともに、
ワード線選択回路を構成する。
MISFETQ8で構成されたインバータ回路はワー
ド線駆動回路WDを構成しており、その前段に設
けられるＹアドレスデコーダ回路YDとともに、
ワード線選択回路を構成する。
一方、一対のビツデ線Ｂ，は、ｎチヤンネル
MISFETQ9，Q10で構成された伝送ゲート回路
（カラムゲート回路）を介してコモンビツト線
CB，に結合される。上記コモンビツト線CB，
CBには、同様な図示しないカラムゲート回路を
介して他の対応するビツト線（図示せず）が結合
される。上記コモンビツト線CB，は入出力回
路Ｉ／０に接続される。なおこの入出力回路Ｉ／
Ｏは、具体的には読み出し回路と書き込み回路
（いずれも図示しない）で構成されることになる。
MISFETQ9，Q10で構成された伝送ゲート回路
（カラムゲート回路）を介してコモンビツト線
CB，に結合される。上記コモンビツト線CB，
CBには、同様な図示しないカラムゲート回路を
介して他の対応するビツト線（図示せず）が結合
される。上記コモンビツト線CB，は入出力回
路Ｉ／０に接続される。なおこの入出力回路Ｉ／
Ｏは、具体的には読み出し回路と書き込み回路
（いずれも図示しない）で構成されることになる。
上記伝送ゲートMISFETQ9，Q10のゲートに
は、ｐチヤンネルMISFETQ11とｎチヤンネル
MISFETQ12で構成されたインバータ回路IVの出
力信号が供給される。上記MISFETQ9，Q10、イ
ンバータ回路Q11，Q12及び上記インバータ回路
の前段に設けられるＸアドレスデコーダ回路XD
はビツト線選択回路を構成している。
は、ｐチヤンネルMISFETQ11とｎチヤンネル
MISFETQ12で構成されたインバータ回路IVの出
力信号が供給される。上記MISFETQ9，Q10、イ
ンバータ回路Q11，Q12及び上記インバータ回路
の前段に設けられるＸアドレスデコーダ回路XD
はビツト線選択回路を構成している。
上記Ｙデコーダ回路YD及びＸデコーダ回路
XDには論理回路LGCからＹアドレス信号及びＸ
アドレス信号が供給される。
XDには論理回路LGCからＹアドレス信号及びＸ
アドレス信号が供給される。
上記入出力回路Ｉ／Ｏの入出力端子T1及び読
み出し書き込み制御端子T2は、上記論理回路
LGCに結合されている。
み出し書き込み制御端子T2は、上記論理回路
LGCに結合されている。
上記論理回路LGCは、特に制限されないが、
計算機回路を構成するようにされる。従つて、上
記のメモリアレイのデータは、上記論理回路
LGCによつて利用される。
計算機回路を構成するようにされる。従つて、上
記のメモリアレイのデータは、上記論理回路
LGCによつて利用される。
上記Ｙデコーダ回路YD及びＸデコーダ回路
XDは、例えば公知のCMOSノア回路から構成さ
れる。
XDは、例えば公知のCMOSノア回路から構成さ
れる。
図示の各回路を構成するための各MISFETは、
公知のCMOSIC技術によつて１つの半導体基板
上に形成される。
公知のCMOSIC技術によつて１つの半導体基板
上に形成される。
第２図には、CMOSICを構成する半導体基板
の断面が示されている。同図において、ｎ型単結
晶シリコンから構成されるような半導体基板１０
の表面には、ｐ型ウエル領域２１及び２２が形成
され、上記ｐ型ウエル領域２１及び２２の表面に
はｎ型領域３１，４１，３２及び４２が形成され
ている。上記ｎ型領域３１と４１にはさまれた部
分の上記ｐ型ウエル領域２１の表面には、ゲート
絶縁膜を介して導体層５１が形成されている。同
様に、、ｎ型領域３２と４２にはさまれた部分の
ｐ型ウエル領域２２の表面には、ゲート絶縁膜を
介して導体層５２が形成されている。これによ
り、上記ｐ型ウエル領域２１を基体ゲートとし
て、ｎ型領域３１及び４１をソース・ドレイン領
域とし、かつ導体層５１をゲート電極とするｎチ
ヤンネルMISFETQ5が構成される。同様に、２
２，３２，４２及び５２によつてｎチヤンネル
MISFETQ9が構成される。
の断面が示されている。同図において、ｎ型単結
晶シリコンから構成されるような半導体基板１０
の表面には、ｐ型ウエル領域２１及び２２が形成
され、上記ｐ型ウエル領域２１及び２２の表面に
はｎ型領域３１，４１，３２及び４２が形成され
ている。上記ｎ型領域３１と４１にはさまれた部
分の上記ｐ型ウエル領域２１の表面には、ゲート
絶縁膜を介して導体層５１が形成されている。同
様に、、ｎ型領域３２と４２にはさまれた部分の
ｐ型ウエル領域２２の表面には、ゲート絶縁膜を
介して導体層５２が形成されている。これによ
り、上記ｐ型ウエル領域２１を基体ゲートとし
て、ｎ型領域３１及び４１をソース・ドレイン領
域とし、かつ導体層５１をゲート電極とするｎチ
ヤンネルMISFETQ5が構成される。同様に、２
２，３２，４２及び５２によつてｎチヤンネル
MISFETQ9が構成される。
ｐチヤンネルMISFETは、図示しないが半導
体基板１０と、この半導体基板１０の表面に微小
間隔をもつて形成されるｐ型領域と、このｐ型領
域間の半導体基板１０の表面にゲート絶縁膜を介
して形成される導体層とから構成される。
体基板１０と、この半導体基板１０の表面に微小
間隔をもつて形成されるｐ型領域と、このｐ型領
域間の半導体基板１０の表面にゲート絶縁膜を介
して形成される導体層とから構成される。
なお、第２図においては図示されていないが、
１つのｐ型ウエル領域には、複数のｎチヤンネル
MISFETが形成されることになる。
１つのｐ型ウエル領域には、複数のｎチヤンネル
MISFETが形成されることになる。
この実施例においては、これらの各回路で構成
されるRAMを１個のシリコンチツプに形成する
にあたり、各回路は同図で２点鎖線で示されたよ
うに電源電圧−VEXによつて動作させられる回路
１と、電源電圧−VDDによつて動作させられる回
路２とに２分割されて構成する。すなわち、メモ
リセル群で構成されるメモリマトリツクス部とそ
のワード線駆動回路WDは、分割の一方の回路と
され、Ｙデコーダ回路YD、ビツト線選択回路IV
及びXD、入出力回路Ｉ／Ｏ及び論理回路LGC
は、分割の他方の回路とされる。
されるRAMを１個のシリコンチツプに形成する
にあたり、各回路は同図で２点鎖線で示されたよ
うに電源電圧−VEXによつて動作させられる回路
１と、電源電圧−VDDによつて動作させられる回
路２とに２分割されて構成する。すなわち、メモ
リセル群で構成されるメモリマトリツクス部とそ
のワード線駆動回路WDは、分割の一方の回路と
され、Ｙデコーダ回路YD、ビツト線選択回路IV
及びXD、入出力回路Ｉ／Ｏ及び論理回路LGC
は、分割の他方の回路とされる。
上記電源電圧−VDDは、パワーダウンモードに
おいて遮断されるようにされる。これに対して、
上記電源電圧−VEXは、パワーダウンモードにか
かわらずに所定の値に維持される。
おいて遮断されるようにされる。これに対して、
上記電源電圧−VEXは、パワーダウンモードにか
かわらずに所定の値に維持される。
上記の構成において、回路１におけるｎチヤン
ネルMISFETを形成するためのｐ型ウエル領域
と回路２におけるｎチヤンネルMISFETを形成
するためのｐ型ウエル領域とを共通にする場合、
パワーダウンモードとされたとき、共通ウエル領
域と電源電圧VDDが供給される回路におけるｎチ
ヤンネルMISFETのソース又はドレイン領域と
の間のpn接合が順バイアス状態にされてしまう
ことになる。
ネルMISFETを形成するためのｐ型ウエル領域
と回路２におけるｎチヤンネルMISFETを形成
するためのｐ型ウエル領域とを共通にする場合、
パワーダウンモードとされたとき、共通ウエル領
域と電源電圧VDDが供給される回路におけるｎチ
ヤンネルMISFETのソース又はドレイン領域と
の間のpn接合が順バイアス状態にされてしまう
ことになる。
従つて、回路１におけるｎチヤンネル
MISFETを形成するためのｐ型ウエル領域と、
回路２におけるｎチヤンネルMISFETを形成す
るためのｐ型ウエル領域とは、互いに分離して構
成される。そして、回路１側ウエル領域には固定
的に負の電源電圧−VEXが供給され、回路２側の
ウエル領域には、動作モードに応じて選択的に負
の電源電圧−VDDが供給される。ｎ型基板には０
ボルトの接地電位が与えられる。
MISFETを形成するためのｐ型ウエル領域と、
回路２におけるｎチヤンネルMISFETを形成す
るためのｐ型ウエル領域とは、互いに分離して構
成される。そして、回路１側ウエル領域には固定
的に負の電源電圧−VEXが供給され、回路２側の
ウエル領域には、動作モードに応じて選択的に負
の電源電圧−VDDが供給される。ｎ型基板には０
ボルトの接地電位が与えられる。
電源電圧−VDD及びVEXがそれぞれ所定のレベ
ルとされる通常の動作モードにおいては、ワード
線Ｗは選択されていないときほゞ−VEXのロウレ
ベルにされ、選択されたときほゞ０ボルトのハイ
レベルにされる。メモリセルの伝送ゲート
MISFETQ5及びQ6は、ワード線Ｗがハイレベル
にされることによつてオン状態にされる。同様
に、カラム選択線CLは、選択されたときほゞ０
ボルトのハイレベルにされ、これに応じて伝送ゲ
ートMISFETQ9、及びQ10がオン状態とされる。
その結果上記MISFETQ5，Q6，Q9及びQ10を介
して入出力回路Ｉ／Ｏとメモリセルのフリツプフ
ロツプ回路が結合され、メモリセルからのデータ
の読み出し又はメモリセルへのデータの書き込み
が行なわれる。
ルとされる通常の動作モードにおいては、ワード
線Ｗは選択されていないときほゞ−VEXのロウレ
ベルにされ、選択されたときほゞ０ボルトのハイ
レベルにされる。メモリセルの伝送ゲート
MISFETQ5及びQ6は、ワード線Ｗがハイレベル
にされることによつてオン状態にされる。同様
に、カラム選択線CLは、選択されたときほゞ０
ボルトのハイレベルにされ、これに応じて伝送ゲ
ートMISFETQ9、及びQ10がオン状態とされる。
その結果上記MISFETQ5，Q6，Q9及びQ10を介
して入出力回路Ｉ／Ｏとメモリセルのフリツプフ
ロツプ回路が結合され、メモリセルからのデータ
の読み出し又はメモリセルへのデータの書き込み
が行なわれる。
パワーダウンモードにおいては、電源電圧−
VDDが０ボルトにされることによつて、Ｙデコー
ダ回路YDの出力が０ボルトにされる。これに応
じてワード線Ｗがほゞ−VEXのロウレベルにされ
る。
VDDが０ボルトにされることによつて、Ｙデコー
ダ回路YDの出力が０ボルトにされる。これに応
じてワード線Ｗがほゞ−VEXのロウレベルにされ
る。
上記ワード線Ｗのロウレベルによつて、各メモ
リセルにおける伝送ゲートMISFETQ5，Q6はオ
フ状態にされる。ビツト線Ｂ及びは、負荷手段
R1及びR2等によりほゞ接地電位の０ボルトにさ
れる。この場合、例えばMISETQ5は、第２図の
ような構成にされ、そのｐ型ウエル領域２１に−
VEXの電位が与えられている。そのためｎ型領域
４１とｐ型ウエル領域２１との間に順バイアス電
圧の加えられることが無くなり、直流電流が流さ
れることが無くなる。
リセルにおける伝送ゲートMISFETQ5，Q6はオ
フ状態にされる。ビツト線Ｂ及びは、負荷手段
R1及びR2等によりほゞ接地電位の０ボルトにさ
れる。この場合、例えばMISETQ5は、第２図の
ような構成にされ、そのｐ型ウエル領域２１に−
VEXの電位が与えられている。そのためｎ型領域
４１とｐ型ウエル領域２１との間に順バイアス電
圧の加えられることが無くなり、直流電流が流さ
れることが無くなる。
一方、回路２側で電源電圧−VDDが遮断される
ことによつてウエル領域P2が０ボルトにされて
も、第２図に示すように、ビツト線Ｂ（）が０
ボルトにされていることによつて、MISFETQ9
を構成するウエル，ソース，ドレイン及び基板で
のpn接合が順バイアスされることがなく、その
ためそれらの間において直流電流が流されること
がない。
ことによつてウエル領域P2が０ボルトにされて
も、第２図に示すように、ビツト線Ｂ（）が０
ボルトにされていることによつて、MISFETQ9
を構成するウエル，ソース，ドレイン及び基板で
のpn接合が順バイアスされることがなく、その
ためそれらの間において直流電流が流されること
がない。
このようにして、いわゆるパワーダウン動作モ
ードを実現することができる。
ードを実現することができる。
この実施例におけるようなRAMにおいては、、
メモリアレイ、ワード線駆動回路WD、Ｙデコー
ダ回路YD、カラムスイツチCG、インバータ回
路IV及びＸデコーダ回路XDは、メモリアレイの
行及び列にそつた繰り返えしとされる。これに応
じて、これらの回路を構成するための各回路素子
は、半導体基板に高集積密度をもつて形成するこ
とができる。これに対し、入出力回路Ｉ／Ｏはそ
れ自体の回路素子数が比較的少なく、比較的低集
積密度となる。
メモリアレイ、ワード線駆動回路WD、Ｙデコー
ダ回路YD、カラムスイツチCG、インバータ回
路IV及びＸデコーダ回路XDは、メモリアレイの
行及び列にそつた繰り返えしとされる。これに応
じて、これらの回路を構成するための各回路素子
は、半導体基板に高集積密度をもつて形成するこ
とができる。これに対し、入出力回路Ｉ／Ｏはそ
れ自体の回路素子数が比較的少なく、比較的低集
積密度となる。
この実施例に従うと、入出力回路Ｉ／Ｏは、前
記のように論理回路LGCとともに電源電圧−VDD
によつて動作させられる。これに応じて入出力回
路Ｉ／Ｏにおけるｎ型MISFETは、論理回路
LGCにおけるｎ型MISFETを形成するためのｐ
型ウエル領域に形成することができるので、高集
積密度に配置することができる。
記のように論理回路LGCとともに電源電圧−VDD
によつて動作させられる。これに応じて入出力回
路Ｉ／Ｏにおけるｎ型MISFETは、論理回路
LGCにおけるｎ型MISFETを形成するためのｐ
型ウエル領域に形成することができるので、高集
積密度に配置することができる。
この実施例においては、回路１におけるｎチヤ
ンネルMISFETを形成するためのｐ型ウエル領
域と回路２における同様なｐ型ウエル領域とは、
前記のようにパワーダウンモードにおいてその相
互間にパンチスルー等が生じないようにするため
に所定以上の間隔をもつて離して形成することが
必要とされる。この実施例においては、電源電圧
−VEXによつて動作させられる回路１の規模が比
較的小さくされることによつて上記の２種類のｐ
型ウエル領域を互いに離すために必要とされる面
積を減少させることができる。
ンネルMISFETを形成するためのｐ型ウエル領
域と回路２における同様なｐ型ウエル領域とは、
前記のようにパワーダウンモードにおいてその相
互間にパンチスルー等が生じないようにするため
に所定以上の間隔をもつて離して形成することが
必要とされる。この実施例においては、電源電圧
−VEXによつて動作させられる回路１の規模が比
較的小さくされることによつて上記の２種類のｐ
型ウエル領域を互いに離すために必要とされる面
積を減少させることができる。
このことは、次の第８図及び第４図から更によ
く理解できるであろう。
く理解できるであろう。
第３図には、第１図の回路１及びを半導体基板
上に形成する場合のレイアウトの１例が示されて
いる。
上に形成する場合のレイアウトの１例が示されて
いる。
第４図には、ワード線駆動回路WD、Ｙデコー
ダ回路YD、カラムゲート回路CG、Ｘデコーダ
回路XD、及び入出力回路Ｉ／Ｏを電源電圧−
VEXで動作させる構成とした場合のレイアウトの
１例が示されている。
ダ回路YD、カラムゲート回路CG、Ｘデコーダ
回路XD、及び入出力回路Ｉ／Ｏを電源電圧−
VEXで動作させる構成とした場合のレイアウトの
１例が示されている。
上記第３図のレイアウトの場合、回路１の大き
さが比較的小さくされるため、回路１と２の対向
長が比較的小さい。その結果、２種のウエル領域
を離させるために必要とされる面積は比較的小さ
くて良いことになる。また入出力回路Ｉ／Ｏにお
けるｎチヤンネルMISFETは、論理回路のそれ
と一体的に形成することができるため実質的に小
さい占有面積をもつて形成することができる。
さが比較的小さくされるため、回路１と２の対向
長が比較的小さい。その結果、２種のウエル領域
を離させるために必要とされる面積は比較的小さ
くて良いことになる。また入出力回路Ｉ／Ｏにお
けるｎチヤンネルMISFETは、論理回路のそれ
と一体的に形成することができるため実質的に小
さい占有面積をもつて形成することができる。
これに対し、第４図の場合、回路１の回路
YD，XD及びＩ／Ｏ等が含まれるため、回路１
と２の対向上が比較的長くされる。またこの場
合、回路MA，WD，YD，CG及びXDが前記の
ように繰り返しの構成とされ、比較的高集積密度
にされるので入出力回路Ｉ／Ｏは論理回路におけ
るような空きスペースを有効に利用できなく、そ
の結果比較的低集積密度にされてしまうことにな
る。
YD，XD及びＩ／Ｏ等が含まれるため、回路１
と２の対向上が比較的長くされる。またこの場
合、回路MA，WD，YD，CG及びXDが前記の
ように繰り返しの構成とされ、比較的高集積密度
にされるので入出力回路Ｉ／Ｏは論理回路におけ
るような空きスペースを有効に利用できなく、そ
の結果比較的低集積密度にされてしまうことにな
る。
この発明は、前記実施例に限定されず、各半導
体領域の導電型はすべて逆に構成するものであつ
てもよい。この場合、ｎ型ウエルに印加される電
源電圧の極性は、正の電源電圧VEX，VDDが使用
される。
体領域の導電型はすべて逆に構成するものであつ
てもよい。この場合、ｎ型ウエルに印加される電
源電圧の極性は、正の電源電圧VEX，VDDが使用
される。
この発明は、CMOS回路で構成され、スタテ
イツク型RAMを含む半導体集積回路に広く利用
できる。この場合、CMOSRAMに追加される論
理回路は、回路２側のウエルを利用して一方の導
電型のMISFETが形成されることは言うまでも
ないであろう。
イツク型RAMを含む半導体集積回路に広く利用
できる。この場合、CMOSRAMに追加される論
理回路は、回路２側のウエルを利用して一方の導
電型のMISFETが形成されることは言うまでも
ないであろう。
第１図は、この発明の一実施例を示す回路図、
第２図は、その一部構造断面図、第３図は第１図
の回路を構成するICのパターン図、第４図は他
のICのパターン図である。 １，２……分割された回路ブロツク。
第２図は、その一部構造断面図、第３図は第１図
の回路を構成するICのパターン図、第４図は他
のICのパターン図である。 １，２……分割された回路ブロツク。
Claims (1)
- 【特許請求の範囲】 １ CMOS回路で構成され、スタテイツク型
RAMを含む半導体集積回路装置において、
RAMのメモリマトリツクス部及びワード線駆動
回路を構成するウエル領域は共通化して電源端子
に結合せしめられるようにされ、RAMのビツト
線選択回路、デコーダ回路及び入出力回路を構成
するウエル領域は上記メモリマトリツクス部及び
ワード線駆動回路を構成する上記ウエル領域とは
独立に共通化して動作モードに応じて電源端子に
結合せしめられるようにされてなることを特徴と
する半導体集積回路装置。 ２ CMOS回路で構成され、スタテイツク型
RAM及び計算機回路を含む半導体集積回路装置
において、RAMのメモリマトリツクス部及びワ
ード線駆動回路を構成するウエル領域は共通化し
て電源端子に結合せしめられるようにされ、
RAMのビツト線選択回路、デコーダ回路、入出
力回路及び計算機回路を構成するウエル領域は上
記メモリマトリツクス部及びワード線駆動回路を
構成する上記ウエル領域とは独立にされかつ共通
化して選択的に電源端子に結合せしめられるよう
にされてなることを特徴とする半導体集積回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56039426A JPS57154696A (en) | 1981-03-20 | 1981-03-20 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56039426A JPS57154696A (en) | 1981-03-20 | 1981-03-20 | Semiconductor integrated circuit device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57154696A JPS57154696A (en) | 1982-09-24 |
| JPH0230117B2 true JPH0230117B2 (ja) | 1990-07-04 |
Family
ID=12552659
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56039426A Granted JPS57154696A (en) | 1981-03-20 | 1981-03-20 | Semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57154696A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59231917A (ja) * | 1983-06-15 | 1984-12-26 | Hitachi Ltd | 半導体装置 |
| JP2698236B2 (ja) * | 1991-06-21 | 1998-01-19 | 三洋電機株式会社 | 半導体メモリ |
| JP6451177B2 (ja) * | 2014-09-25 | 2019-01-16 | 株式会社ソシオネクスト | スタティックｒａｍおよびスタティックｒａｍを搭載する半導体装置 |
-
1981
- 1981-03-20 JP JP56039426A patent/JPS57154696A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57154696A (en) | 1982-09-24 |
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