JPH02309673A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH02309673A JPH02309673A JP13110489A JP13110489A JPH02309673A JP H02309673 A JPH02309673 A JP H02309673A JP 13110489 A JP13110489 A JP 13110489A JP 13110489 A JP13110489 A JP 13110489A JP H02309673 A JPH02309673 A JP H02309673A
- Authority
- JP
- Japan
- Prior art keywords
- transistors
- gate width
- gate
- short
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 11
- 230000005669 field effect Effects 0.000 claims description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 13
- 229920005591 polysilicon Polymers 0.000 abstract description 13
- 238000000034 method Methods 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 14
- 230000000694 effects Effects 0.000 description 3
- 230000003068 static effect Effects 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はゲートアレイ方式の半導体集積回路に利用され
、特に、その基本セル構造を改善した半導体集積回路に
関する。
、特に、その基本セル構造を改善した半導体集積回路に
関する。
・〔概要〕
本発明は、ゲートアレイ方式の半導体集積回路において
、 基本セルを異なる長さのゲート幅を有する複数の電界効
果トランジスタで構成することにより、回路の要求に合
わせて合理的にチップ構成をできるようにしたものであ
る。
、 基本セルを異なる長さのゲート幅を有する複数の電界効
果トランジスタで構成することにより、回路の要求に合
わせて合理的にチップ構成をできるようにしたものであ
る。
従来、相補型ＭＯ３）ランジスタ（ＣＭＯ３）を用いた
ゲートアレイの基本セルは、第５図（ａ）およびら）に
示すように、ゲート幅の等しい二つまたは三つの長ゲー
ト幅ポリシリコン電極３をもつＰチャネルＭＯ３）ラン
ジスタ領域１とＮチャネルＭＯ３）ランジスタ領域２と
により構成されていた。
ゲートアレイの基本セルは、第５図（ａ）およびら）に
示すように、ゲート幅の等しい二つまたは三つの長ゲー
ト幅ポリシリコン電極３をもつＰチャネルＭＯ３）ラン
ジスタ領域１とＮチャネルＭＯ３）ランジスタ領域２と
により構成されていた。
前述した従来のＣＭＯＳゲートアレイは、第５図（ａ）
の場合、２人力のＮ Ａ Ｎ ＤゲートまたはＮ０Ｒゲ
ートが１回路、もしくはインバータ２回路が一つの基本
セルで実現できる。しかし、第２図ら）に示すようなス
タティックＲＡＭの１ビツト分の記憶回路を構成する場
合は、２セル必要である。
の場合、２人力のＮ Ａ Ｎ ＤゲートまたはＮ０Ｒゲ
ートが１回路、もしくはインバータ２回路が一つの基本
セルで実現できる。しかし、第２図ら）に示すようなス
タティックＲＡＭの１ビツト分の記憶回路を構成する場
合は、２セル必要である。
ところで、第２図ら）に示されるスイッチ用のＮチャネ
ルトランジスタ７は、記憶データを読み出したり書き込
んだりするときに、記憶ループに対するスイッチゲート
として用いられるのであり、通常の論理ゲートと同じ駆
動力を求められてはいない。また、第３図（ｂ）に示す
ラッチ回路に用いられている二つのトランスファゲート
８についても、同様のことが言える。
ルトランジスタ７は、記憶データを読み出したり書き込
んだりするときに、記憶ループに対するスイッチゲート
として用いられるのであり、通常の論理ゲートと同じ駆
動力を求められてはいない。また、第３図（ｂ）に示す
ラッチ回路に用いられている二つのトランスファゲート
８についても、同様のことが言える。
すなわち、従来のゲートアレイのＭＯＳ）ランジスタは
、すべて同じゲート幅で設計されているので、ＳＲＡＭ
やラッチを多数構成する場合、必要以上にセル数やチッ
プ面積を占有することになり、基本セルの利用効率を低
下させる欠点がある。
、すべて同じゲート幅で設計されているので、ＳＲＡＭ
やラッチを多数構成する場合、必要以上にセル数やチッ
プ面積を占有することになり、基本セルの利用効率を低
下させる欠点がある。
本発明の目的は、前記の欠点を除去することにより、必
要以上にセル数やチップ面積を占有することなく、回路
要求に合わせて合理的にチップ構成ができるところのゲ
ートアレイ方式の半導体集積回路を提供することにある
。
要以上にセル数やチップ面積を占有することなく、回路
要求に合わせて合理的にチップ構成ができるところのゲ
ートアレイ方式の半導体集積回路を提供することにある
。
本発明は、アレイ状に配置された複数の基本セルを備え
たゲートアレイ方式の半導体集積回路にふいて、前記基
本セルは複数の異なるゲート幅を有する複数の電界効果
トランジスタで構成されたことを特徴とする。
たゲートアレイ方式の半導体集積回路にふいて、前記基
本セルは複数の異なるゲート幅を有する複数の電界効果
トランジスタで構成されたことを特徴とする。
また、本発明は、前記基本セルを構成する電界効果トラ
ンジスタはＰチャネルおよびＮチャネル電界効果トラン
ジスタであり、長いゲート幅と短いゲート幅の同一導電
型の電界効果トランジスタによって構成されることがで
きる。
ンジスタはＰチャネルおよびＮチャネル電界効果トラン
ジスタであり、長いゲート幅と短いゲート幅の同一導電
型の電界効果トランジスタによって構成されることがで
きる。
本発明は、例えば、ＣＭＯＳゲートアレイの基本セルに
おいて、ゲート幅の長いＰチャネルトランジスタおよび
Ｎチャネルトランジスタと、ゲート幅の短いＰチャネル
トランジスタおよびＮチャネルトランジスタとを含み、
メモリのスイッチ用トランジスタのように性能の要求さ
れないところには前記ゲート幅の短いトランジスタを用
いて回路が構成される。また、ゲート幅の短いトランジ
スタを組み合わせて、ゲート幅の長いトランジスタと同
様に性能が要求されるところに用いられる。
おいて、ゲート幅の長いＰチャネルトランジスタおよび
Ｎチャネルトランジスタと、ゲート幅の短いＰチャネル
トランジスタおよびＮチャネルトランジスタとを含み、
メモリのスイッチ用トランジスタのように性能の要求さ
れないところには前記ゲート幅の短いトランジスタを用
いて回路が構成される。また、ゲート幅の短いトランジ
スタを組み合わせて、ゲート幅の長いトランジスタと同
様に性能が要求されるところに用いられる。
従って、要求される回路特性に合わせて、ゲート幅の異
なるトランジスタを用いて基本セルを構成することによ
り、回路の要求に合わせて合理的にチップ構成を行うこ
とが可能となる。
なるトランジスタを用いて基本セルを構成することによ
り、回路の要求に合わせて合理的にチップ構成を行うこ
とが可能となる。
以下、本発明について図面を参照して説明する。
第１図は本発明の第一実施例を示すレイアウトで、ＣＭ
ＯＳゲートアレイの基本セルを示す。
ＯＳゲートアレイの基本セルを示す。
本第二実施例の基本セルは、ＰチャネルＭＯＳトランジ
スタ領域１に長ゲート幅ポリシリコンゲート電極３と、
短ゲート幅ポリシリコンゲート電極４ふよび５とにより
、長いゲート幅のトランジスタが２個と、短いゲート幅
のトランジスタが４個とが形成されている。Ｎチャネル
ＭＯ５）ランジスタ領域２についても同様である。本発
明の特徴は、第１図において、短ゲート幅ポリシリコン
電極４および５を有するＭＯＳ）ランジスタを設けたこ
とにある。
スタ領域１に長ゲート幅ポリシリコンゲート電極３と、
短ゲート幅ポリシリコンゲート電極４ふよび５とにより
、長いゲート幅のトランジスタが２個と、短いゲート幅
のトランジスタが４個とが形成されている。Ｎチャネル
ＭＯ５）ランジスタ領域２についても同様である。本発
明の特徴は、第１図において、短ゲート幅ポリシリコン
電極４および５を有するＭＯＳ）ランジスタを設けたこ
とにある。
第２図（ａ）は本発明の第二実施例を示す模式的レイア
ウト図右よび第２図（ｂ）はその回路図で、ＳＲＡＭの
１ビツトの記憶部分を示す。
ウト図右よび第２図（ｂ）はその回路図で、ＳＲＡＭの
１ビツトの記憶部分を示す。
本第二実施例は、第１図に示した第一実施例のＣＭＯＳ
基本セルを第２図ら）のスタティックＲＡＭの１ビツト
の記憶部分に、次のようにして適用したものである。
基本セルを第２図ら）のスタティックＲＡＭの１ビツト
の記憶部分に、次のようにして適用したものである。
まず、第２図（ａ）の２個のインバータ６は、第１図の
長ゲート幅ポリシリコン電極３を有する２個のＰチャネ
ルトランジスタと、２個のＮチャネルトランジスタとを
用いて構成される。また、２個のスイッチ用のＮチャネ
ルトランジスタ７は、第１図のＮチャネルＭＯＳトラン
ジスタ領域２にある短ゲート幅ポリシリコンゲート電極
５を接地（ＧＮＤ）電位とすることにより、短いゲート
幅のＮチャネルトランジスタが形成される。
長ゲート幅ポリシリコン電極３を有する２個のＰチャネ
ルトランジスタと、２個のＮチャネルトランジスタとを
用いて構成される。また、２個のスイッチ用のＮチャネ
ルトランジスタ７は、第１図のＮチャネルＭＯＳトラン
ジスタ領域２にある短ゲート幅ポリシリコンゲート電極
５を接地（ＧＮＤ）電位とすることにより、短いゲート
幅のＮチャネルトランジスタが形成される。
そして、実際の配線接続は、第一層配線９と第二層配線
１０の二層配線を用い、第一配線９と下地のコンタクト
１１と、第一層配線９および第二層配線１０間のスルー
ホール１２とを介して第２図（ａ）に示すように行われ
る。
１０の二層配線を用い、第一配線９と下地のコンタクト
１１と、第一層配線９および第二層配線１０間のスルー
ホール１２とを介して第２図（ａ）に示すように行われ
る。
第２図（ａ）において、短いゲート幅のトランジスタは
、短ゲート幅ポリシリコンゲート電極５を接地電位（Ｎ
チャネルの場合）にしであるので、長いゲート幅のトラ
ンジスタの論理レベルの影響を受けない。
、短ゲート幅ポリシリコンゲート電極５を接地電位（Ｎ
チャネルの場合）にしであるので、長いゲート幅のトラ
ンジスタの論理レベルの影響を受けない。
第３図（ａ）は本発明の第三実施例を示す模式的レイア
ウト図、および第３図ら〕はその回路図で、ラッチ回路
の場合を示す。
ウト図、および第３図ら〕はその回路図で、ラッチ回路
の場合を示す。
本第三実施例は、第１図に示したＣＭＯ３基本セルを第
３図ら）のラッチ回路に、次のようにして適用したもの
である。
３図ら）のラッチ回路に、次のようにして適用したもの
である。
本第三実施例は、第２図（ａ）に示した第二実施例と同
様に、短ゲート幅ポリシリコン電極４および５を有する
各２個のＰチャネルおよびＮチャネルトランジスタを用
いることで、第３図（ａ）に示す２個のトランスファゲ
ート８が構成される。この場合、ＰチャネルＭＯＳトラ
ンジスタ領域１の短ゲート幅ポリシリコン電極５をＶＤ
Ｄ電位にしておくことが必要である。
様に、短ゲート幅ポリシリコン電極４および５を有する
各２個のＰチャネルおよびＮチャネルトランジスタを用
いることで、第３図（ａ）に示す２個のトランスファゲ
ート８が構成される。この場合、ＰチャネルＭＯＳトラ
ンジスタ領域１の短ゲート幅ポリシリコン電極５をＶＤ
Ｄ電位にしておくことが必要である。
第４図（ａ）は本発明の第四実施例を示す模式的レイア
ウト図、および第４図ら）はその回路図で、３人力ＮＡ
ＮＤ回路を示す。
ウト図、および第４図ら）はその回路図で、３人力ＮＡ
ＮＤ回路を示す。
本第四実施例は、第１図に示したＣＭＯ３基本セルを第
４図ら）の３人力ＮＡＮＤ回路に適用したものである。
４図ら）の３人力ＮＡＮＤ回路に適用したものである。
本第四実施例では、前述の第一、第二および第三実施例
で示したような短ゲート幅のトランジスタが記憶回路や
ラッチ回路のスイッチゲートとしてのみ用いられるので
はないことを示している。
で示したような短ゲート幅のトランジスタが記憶回路や
ラッチ回路のスイッチゲートとしてのみ用いられるので
はないことを示している。
すなわち、短いゲート幅のトランジスタの組み合わせに
より、長いゲート幅のトランジスタ１個分の駆動力を実
現することが可能となり、通常の論理ゲートの構成も一
つの基本セルで無駄なく行えることを示したものである
。
より、長いゲート幅のトランジスタ１個分の駆動力を実
現することが可能となり、通常の論理ゲートの構成も一
つの基本セルで無駄なく行えることを示したものである
。
以上の説明においては、ゲート幅を長、短二つ長さとし
たが、必要に応じてゲートの幅は三つ以上としてもよい
。
たが、必要に応じてゲートの幅は三つ以上としてもよい
。
また、電界効果トランジスタとしては、ＭＯＳトランジ
スタを取り上げたけれども、化合物半導体電界効果トラ
ンジスタにも同様に適用することができる。
スタを取り上げたけれども、化合物半導体電界効果トラ
ンジスタにも同様に適用することができる。
以上説明したように、本発明は、例えば、ＣＭＯＳゲー
トアレイの基本セル構造において、同一導電型のトラン
ジスタ領域において複数のゲート幅のトランジスタを形
成することにより、これら複数のゲート幅のＭＯＳ）ラ
ンジスタは長いゲート幅は論理ゲートの構成に適してお
り、短いゲート幅は記憶回路やラッチのスイッチゲート
に用いることができる。また、短いゲート幅のトランジ
スタの組み合わせで長いゲート幅のトランジスタと同様
の駆動力が得られるので短いゲート幅のトランジスタは
すべて回路構成に利用することが可能である。
トアレイの基本セル構造において、同一導電型のトラン
ジスタ領域において複数のゲート幅のトランジスタを形
成することにより、これら複数のゲート幅のＭＯＳ）ラ
ンジスタは長いゲート幅は論理ゲートの構成に適してお
り、短いゲート幅は記憶回路やラッチのスイッチゲート
に用いることができる。また、短いゲート幅のトランジ
スタの組み合わせで長いゲート幅のトランジスタと同様
の駆動力が得られるので短いゲート幅のトランジスタは
すべて回路構成に利用することが可能である。
以上述べたように、本発明によれば、長、短、両ゲート
幅のトランジスタの組み合わせであらゆる回路に、有効
に基本セルを割りあてながら設計でき、その効果は大で
ある。
幅のトランジスタの組み合わせであらゆる回路に、有効
に基本セルを割りあてながら設計でき、その効果は大で
ある。
第１図は本発明の第一実施例を示すレイアウト図。
第２図（ａ）は本発明の第二実施例を示す模式的レイア
ウト図。 第２図（ｂ）はその回路図。 第３図（ａ）は本発明の第三実施例を示す模式的レイア
ウト図。 第３図ら）はその回路図。 第４図（ａ）は本発明の第四実施例を示す模式的レイア
ウト図。 第４図の）はその回路図。 第５図（ａ）および（ｂ）は従来例を示すレイアウト図
。 １・・・ＰチャネルＭＯＳトランジスタ領域、２・・・
ＮチャネルＭＯ３）ランジスタ領域、３・・・長ゲート
幅ポリシリコンゲート電極、４．５・・・短ゲート幅ポ
リシリコンゲート電極、６・・・インバータ、７・・・
Ｎチャネルトランジスタ、８・・・トランスファゲ−ト
、９・・・第１層配線、１０・・・第２層配線、１１・
・・コンタクト、１２・・・スルーホール。
ウト図。 第２図（ｂ）はその回路図。 第３図（ａ）は本発明の第三実施例を示す模式的レイア
ウト図。 第３図ら）はその回路図。 第４図（ａ）は本発明の第四実施例を示す模式的レイア
ウト図。 第４図の）はその回路図。 第５図（ａ）および（ｂ）は従来例を示すレイアウト図
。 １・・・ＰチャネルＭＯＳトランジスタ領域、２・・・
ＮチャネルＭＯ３）ランジスタ領域、３・・・長ゲート
幅ポリシリコンゲート電極、４．５・・・短ゲート幅ポ
リシリコンゲート電極、６・・・インバータ、７・・・
Ｎチャネルトランジスタ、８・・・トランスファゲ−ト
、９・・・第１層配線、１０・・・第２層配線、１１・
・・コンタクト、１２・・・スルーホール。
Claims (1)
- 【特許請求の範囲】 １、アレイ状に配置された複数の基本セルを備えたゲー
トアレイ方式の半導体集積回路において、前記基本セル
は複数の異なるゲート幅を有する複数の電界効果トラン
ジスタで構成された ことを特徴とする半導体集積回路。 ２、前記基本セルを構成する電界効果トランジスタはＰ
チャネルおよびＮチャネル電界効果トランジスタであり
、長いゲート幅と短いゲート幅の同一導電型の電界効果
トランジスタによって構成された請求項１記載の半導体
集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1131104A JP2808669B2 (ja) | 1989-05-24 | 1989-05-24 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1131104A JP2808669B2 (ja) | 1989-05-24 | 1989-05-24 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02309673A true JPH02309673A (ja) | 1990-12-25 |
| JP2808669B2 JP2808669B2 (ja) | 1998-10-08 |
Family
ID=15050074
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1131104A Expired - Fee Related JP2808669B2 (ja) | 1989-05-24 | 1989-05-24 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2808669B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5616940A (en) * | 1994-06-27 | 1997-04-01 | Nec Corporation | Semiconductor semicustom-made integrated circuit device having component transistors variable in gain for forming basic cell |
| KR100245816B1 (ko) * | 1996-11-15 | 2000-03-02 | 윤종용 | 고정기본셀및배치가능한상호연결네트워크로형성되는기능셀을이용한직접회로레이아웃설계방법및반도체구조물 |
| JP2007043081A (ja) * | 2005-07-07 | 2007-02-15 | Matsushita Electric Ind Co Ltd | 半導体装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60254631A (ja) * | 1984-05-31 | 1985-12-16 | Fujitsu Ltd | 半導体集積回路 |
| JPS6457647U (ja) * | 1987-10-02 | 1989-04-10 | ||
| JPH0193144A (ja) * | 1987-10-05 | 1989-04-12 | Nippon Telegr & Teleph Corp <Ntt> | Ｃｍｏｓ集積回路装置 |
-
1989
- 1989-05-24 JP JP1131104A patent/JP2808669B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60254631A (ja) * | 1984-05-31 | 1985-12-16 | Fujitsu Ltd | 半導体集積回路 |
| JPS6457647U (ja) * | 1987-10-02 | 1989-04-10 | ||
| JPH0193144A (ja) * | 1987-10-05 | 1989-04-12 | Nippon Telegr & Teleph Corp <Ntt> | Ｃｍｏｓ集積回路装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5616940A (en) * | 1994-06-27 | 1997-04-01 | Nec Corporation | Semiconductor semicustom-made integrated circuit device having component transistors variable in gain for forming basic cell |
| KR100245816B1 (ko) * | 1996-11-15 | 2000-03-02 | 윤종용 | 고정기본셀및배치가능한상호연결네트워크로형성되는기능셀을이용한직접회로레이아웃설계방법및반도체구조물 |
| JP2007043081A (ja) * | 2005-07-07 | 2007-02-15 | Matsushita Electric Ind Co Ltd | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2808669B2 (ja) | 1998-10-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5289021A (en) | Basic cell architecture for mask programmable gate array with 3 or more size transistors | |
| EP0528956B1 (en) | BASIC CELL FOR BiCMOS GATE ARRAY | |
| US6710625B2 (en) | Semiconductor integrated circuit having a gate array structure | |
| US5270587A (en) | CMOS logic cell for high-speed, zero-power programmable array logic devices | |
| JPH02309673A (ja) | 半導体集積回路 | |
| JPH0252428B2 (ja) | ||
| KR100299738B1 (ko) | 반도체 집적 회로 | |
| JP3474266B2 (ja) | シングルポート型ｓｒａｍ | |
| JPH0329187B2 (ja) | ||
| JP2002009176A (ja) | Ｓｒａｍセル及びそれを内蔵した半導体集積回路 | |
| KR100502672B1 (ko) | 풀 씨모스 에스램 셀 | |
| JP3277339B2 (ja) | 半導体集積回路装置 | |
| JPH11135647A (ja) | 半導体装置 | |
| JPH0897298A (ja) | 半導体メモリ装置 | |
| JPS5972742A (ja) | マスタスライスｌｓｉのマスタ方法 | |
| JPH0548050A (ja) | 半導体装置 | |
| JP3186059B2 (ja) | 半導体装置 | |
| JPH0228348A (ja) | マスタスライス型半導体集積回路 | |
| JPS62128148A (ja) | マスタスライス型半導体集積回路装置 | |
| JPH02181949A (ja) | 半導体集積回路 | |
| JPH0548052A (ja) | 半導体装置 | |
| JPH10125878A (ja) | ゲートアレイ | |
| JPH0230117B2 (ja) | ||
| JPH0350766A (ja) | バイポーラｃｍｏｓゲートアレイ半導体装置 | |
| JPH0316261A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |