JP6637564B2 - 半導体装置 - Google Patents

Description

この発明は半導体装置に関し、たとえば、ＳＲＡＭ回路（Static Random Access Memory）を備えた半導体装置に好適に用いられるものである。

ＳＲＡＭ回路のスタンバイ時のリーク電流を低減させるために、メモリアレイの接地配線の電位を接地電位（０Ｖ）よりも高い電位（電源電位と接地電位との間の電位）に設定することが有効である。これによって、メモリセルを構成するオフ状態のＭＯＳ（Metal Oxide Semiconductor）トランジスタのサブスレッショルドリーク電流を低減することができる。

たとえば、特開２００４−２０６７４５号公報（特許文献１）では、接地配線の電位を制御する電位制御回路を設けることによって待機時の接地配線の電位を約０．４Ｖに制御している。具体的に、この電位制御回路は、動作時に接地配線の電位を接地電位に固定するためのスイッチ、待機時に接地配線の電位を決めるためのダイオード接続されたＮＭＯＳ（N-channel MOS）トランジスタ、および常時電流を流す抵抗の３つの素子で構成される。

特開２００４−２０６７４５号公報

従来のプロセスで製造されたＭＯＳトランジスタの場合、ＮＭＯＳトランジスタに比べてＰＭＯＳ（P-channel MOS）トランジスタのリーク電流は少ない。このため、ＳＲＡＭ回路のリーク電流対策は、メモリセルを構成するＮＭＯＳトランジスタのリーク電流のみを考慮すればよかった。

ところが、近年のプロセスでは、ＰＭＯＳトランジスタの性能が向上したため、ＰＭＯＳトランジスタのリーク電流によって待機時の接地配線の電位が想定よりも浮き上がる場合がある。特に、ｆｉｎＦＥＴ（fin Field Effect Transistor）を用いた最新プロセスでは、グローバルばらつきが従来より大きくなるために上記の問題は深刻である。具体的に、ＮＭＯＳトランジスタがドレイン電流の小さくなるＳｌｏｗコーナーにおける特性を有し、ＰＭＯＳトランジスタがドレイン電流の大きくなるＦａｓｔコーナーにおける特性を有する場合には、待機時の接地配線の電位の浮き上がりが特に大きくなるために、ＳＲＡＭ回路の各メモリセルが保持しているデータが破壊されるおそれがある。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施形態による半導体装置において、ＳＲＡＭ回路は、メモリアレイ用の接地配線の電位を動作モードに応じて制御するための接地配線電位制御回路を含む。この接地配線電位制御回路は、接地配線と接地電位を与える接地ノードとの間に互いに並列に接続されたＮＭＯＳトランジスタとＰＭＯＳトランジスタとを含む。

上記の実施形態によれば、ＳＲＡＭ回路がスタンバイ状態のときの接地配線の電位の過剰な浮き上がりを防止することができる。

第１の実施形態による半導体装置の一例として、システムオンチップとして構成されたマイクロコンピュータを概略的に示す平面図である。 図１のＳＲＡＭ回路の構成を模式的に示すブロック図である。 図２のメモリセルＭＣおよび接地配線電位制御回路１６のより詳細な構成を示す回路図である。 図２の動作モード制御回路２０の構成の一例を示す回路図である。 動作モード制御回路２０の動作を示すタイミングチャートである。 図４の変形例の回路図である。 セル内でのＮウェルの配置を説明するための平面図である。 図２のＳＲＡＭ回路のレイアウトの概略を示す平面図である。 図２のＳＲＡＭ回路において、接地配線電位制御回路のより詳細な配置を示す平面図である。 接地配線電位制御回路の他の配置例を説明するための図である。 図１０のＳＲＡＭ回路のレイアウトの概略を示す平面図である。 図１０の接地配線電位制御回路のより詳細な配置を示す平面図である。 第３の実施形態の半導体装置において、ＳＲＡＭ回路の構成を模式的に示すブロック図である。 図１３のＳＲＡＭ回路のレイアウトの概略を示す平面図である。 図１３のＳＲＡＭ回路において、電源配線電位制御回路のより詳細な配置を示す平面図である。 ｆｉｎＦＥＴを用いて形成された図１５のＰＭＯＳトランジスタの構造を模式的に示す平面図である。 ｆｉｎＦＥＴを用いて形成された図１５のＰＭＯＳトランジスタの構造を模式的に示す斜視図である。 ｆｉｎＦＥＴで形成されたＮＭＯＳトランジスタの構成を模式的に示す断面図である。 ｆｉｎＦＥＴで形成されたＰＭＯＳトランジスタの構成を模式的に示す断面図である。 デュアルポート型のＳＲＡＭ回路全体のレイアウトを概略的に示す平面図である。 図２０のＳＲＡＭ回路のより詳細な構成を示す図である。

以下、各実施形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない。

＜第１の実施形態＞
［半導体装置の構成例］
図１は、第１の実施形態による半導体装置の一例として、システムオンチップとして構成されたマイクロコンピュータを概略的に示す平面図である。図１を参照して、マイクロコンピュータチップは、半導体基板１００上に形成された、ＣＰＵ（Central Processing Unit）１０１と、デジタル論理回路１０２と、ＳＲＡＭ回路１０と、フラッシュメモリ１０４と、アナログ回路１０３と、入出力（Ｉ／Ｏ：Input/Output）回路１０５とを含む。

デジタル論理回路１０２は、たとえば、ＣＰＵ１０１の周辺論理回路および専用の信号処理回路などを含む。ＳＲＡＭ回路１０は、内蔵のＲＡＭ（Random Access Memory）として用いられ、フラッシュメモリ１０４は、内蔵のＲＯＭ（Read Only Memory）として用いられる。アナログ回路１０３は、たとえば、Ａ／Ｄ（Analog to Digital）変換器、Ｄ／Ａ（Digital to Analog）変換器などを含む。入出力回路１０５は、外部との間で信号の入出力を行うためのインターフェースである。

ＳＲＡＭ回路１０は、動作モードとして、通常動作（Normal Operation：ＮＯＰ）モードと、レジュームスタンバイ（Resume Standby：ＲＳ）モードと、シャットダウン（Shutdown：ＳＤ）モードとを有する。通常動作モードは、データ読出しおよびデータ書込みを行うときの動作モードである。レジュームスタンバイモードは、書込まれたデータを保持した状態で消費電力を低減させる動作モードである。シャットダウンモードでは、書き込まれたデータを保持せずに機能を停止するときの動作モードである。以下では、レジュームスタンバイモードをスタンバイモードと簡略化して記載する場合がある。

［ＳＲＡＭ回路の構成］
図２は、図１のＳＲＡＭ回路の構成を模式的に示すブロック図である。図１を参照して、ＳＲＡＭ回路１０は、メモリアレイ１１と、複数のワード線ＷＬと、複数のビット線対ＢＬ，／ＢＬと、複数のワード線ドライバ１２と、複数の入出力（Ｉ／Ｏ）回路１３と、制御回路＆アドレスデコーダ１４とを含む。ＳＲＡＭ回路１０は、さらに、接地配線ＡＲＶＳＳと、図示しない電源配線ＡＲＶＤＤと、複数の接地配線電位制御回路１６と、動作モード制御回路２０とを含む。

メモリアレイ１１は、行列状に配置された複数のメモリセルＭＣを含む。図２において、第ｉ行、第ｊ列目（０≦ｉ≦ｍ；０≦ｊ≦ｎ）のメモリセルＭＣをＭＣ［ｉ，ｊ］と記載する。メモリアレイ１１は、全部でｍ＋１行、ｎ＋１列の（ｍ＋１）×（ｎ＋１）個のメモリセルを含む。図２では、代表的に２行４列のメモリセルＭＣ［０，０］〜ＭＣ［１，３］が示されている。

メモリアレイ１１の行にそれぞれ対応して行方向（Ｘ方向）に延在するワード線ＷＬが設けられ、メモリアレイ１１の列にそれぞれ対応して列方向（Ｙ方向）に延在するビット線対ＢＬ，／ＢＬが設けられる。各ワード線ＷＬは対応する行に設けられたメモリセルＭＣと接続される。各ビット線対ＢＬ，／ＢＬは、対応する列に設けられた各メモリセルＭＣと接続される。

ワード線ドライバ１２は、複数のワード線ＷＬにそれぞれ対応して設けられる。各ワード線ドライバ１２は、ＳＲＡＭ回路１０の外部から与えられたアドレス信号のデコード結果に従って、対応する行が選択された場合に、対応する行のワード線ＷＬを活性化する（すなわち、論理レベルがハイレベル（Ｈレベル）の電圧を与える）。

Ｉ／Ｏ回路１３は、複数列ごとに１個ずつ設けられる。図２では、２列ごとに１個ずつ設けられたＭＵＸ２（マルチプレックス２）の構成を示している。図２の構成とは異なり、４列ごとに１個ずつ設けられたＭＵＸ４、または、８列ごとに１個ずつ設けられたＭＵＸ８などの構成であっても構わない。Ｉ／Ｏ回路１３は、ＳＲＡＭ回路１０の外部から書込みデータを受けて、対応する列の選択されたメモリセルＭＣへデータの書込みを行う。さらに、Ｉ／Ｏ回路１３は、対応する列の選択されたメモリセルＭＣからデータを読出し、読み出したデータをＳＲＡＭ回路１０の外部へ出力する。

制御回路＆アドレスデコーダ１４は、外部から与えられたコマンド（書込み命令、読出し命令）に従って、Ｉ／Ｏ回路１３でのデータ書込みおよびデータ読出しのタイミングを制御する。さらに、制御回路＆アドレスデコーダ１４は、ＳＲＡＭ回路１０の外部から与えられたアドレス信号をデコードし、デコード結果に基づいて選択された行および列に対応するワード線ドライバ１２およびＩ／Ｏ回路１３を駆動する。

接地配線ＡＲＶＳＳは、メモリアレイ１１内にメッシュ状に配線され、各メモリセルＭＣと接続される。通常動作モードでは、接地配線ＡＲＶＳＳを介して各メモリセルＭＣに接地電位（０Ｖ）が供給される。メモリアレイ１１内には、さらに、各メモリセルＭＣに電源電位を供給するために、メッシュ状に配線された図示しない電源配線ＡＲＶＤＤも設けられている。

接地配線電位制御回路１６は、図２の例では、Ｉ／Ｏ回路１３ごとに配置されている。接地配線電位制御回路１６は、接地配線ＡＲＶＳＳの電位を動作モードに応じた所定の電位となるように制御する。具体的に、接地配線電位制御回路１６は、通常動作モードでは、接地配線ＡＲＶＳＳの電位が接地電位となるように制御し、レジュームスタンバイモードでは、接地配線ＡＲＶＳＳの電位が接地電位と電源電位との間の中間的な電位となるように制御する。さらに、接地配線電位制御回路１６は、シャットダウンモードでは、接地配線ＡＲＶＳＳをフローティング状態にする。

動作モード制御回路２０は、制御回路＆アドレスデコーダ１４から与えられた動作モードを表す信号に従って、各接地配線電位制御回路１６の動作を制御する。

［メモリセルおよび接地配線電位制御回路の構成］
図３は、図２のメモリセルＭＣおよび接地配線電位制御回路１６のより詳細な構成を示す回路図である。

（メモリセルＭＣ）
図３を参照して、各メモリセルＭＣは、２個のＣＭＯＳ（Complementary MOS）インバータからなるラッチ回路と、２個の転送用のＮＭＯＳトランジスタＮＭ１，ＮＭ２とを含む。

ラッチ回路を構成する第１のＣＭＯＳインバータは、電源配線ＡＲＶＤＤと接地配線ＡＲＶＳＳとの間に直列に接続されたＰＭＯＳトランジスタＰＭ１およびＮＭＯＳトランジスタＮＭ３を含む。ラッチ回路を構成する第２のＣＭＯＳインバータは、電源配線ＡＲＶＤＤと接地配線ＡＲＶＳＳとの間に直列に接続されたＰＭＯＳトランジスタＰＭ２およびＮＭＯＳトランジスタＮＭ４を含む。ＰＭＯＳトランジスタＰＭ１およびＮＭＯＳトランジスタＮＭ３の接続ノードＮＤ１は、ＰＭＯＳトランジスタＰＭ２およびＮＭＯＳトランジスタＮＭ４のゲートに接続される。ＰＭＯＳトランジスタＰＭ２およびＮＭＯＳトランジスタＮＭ４の接続ノードＮＤ１は、ＰＭＯＳトランジスタＰＭ１およびＮＭＯＳトランジスタＮＭ３のゲートに接続される。

転送用のＮＭＯＳトランジスタＮＭ１は、接続ノードＮＤ１とビット線ＢＬとの間に接続される。転送用のＮＭＯＳトランジスタＮＭ２は、接続ノードＮＤ２とビット線／ＢＬとの間に接続される。ＮＭＯＳトランジスタＮＭ１，ＮＭ２のゲートは、共通のワード線ＷＬに接続される。

各メモリセルＭＣは、接続ノードＮＤ１，ＮＤ２に相補となる電位（一方がＨレベルで他方がＬレベル（ローレベル）となる電位）を保持する。以下、書込み動作の手順を簡単に説明する。たとえば、接続ノードＮＤ１にＨレベルの電圧を保持させ、接続ノードＮＤ２にローレベル（Ｌレベル）の電圧を保持させる場合、最初に、ビット線ＢＬの電位をＨレベルに設定し、ビット線／ＢＬの電位をＬレベルに設定する。次に、ワード線ＷＬの電位をＬレベルからＨレベルに変化させた状態を所定時間保持することによって、接続ノードＮＤ１の電位はＨレベルに変化し、接続ノードＮＤ２の電位はＬレベルに変化する。

次に、読出し動作の手順を簡単に説明する。接続ノードＮＤ１の電位はＨレベルに予め設定され、接続ノードＮＤ２の電位はＬレベルに予め設定されているとする。最初に、ビット線対ＢＬ，／ＢＬを電源電位にプリチャージする。その後、ワード線ＷＬをＬレベルからＨレベルに変化させると、Ｈレベルの電圧を保持している接続ノードＮＤ１に接続されたビット線ＢＬの電位は変化しないのに対して、Ｌレベルの電圧を保持している接続ノードＮＤ２に接続されたビット線／ＢＬの電位は低下する。このビット線ＢＬ，／ＢＬ間の電位差をＩ／Ｏ回路１３に設けられた図示しないセンスアンプによって増幅することによって、メモリセルＭＣに保持されたデータを読出すことができる。

（接地配線電位制御回路１６）
接地配線電位制御回路１６は、接地配線ＡＲＶＳＳと接地電位を与える接地ノードＶＳＳとの間に、互いに並列に接続されたＮＭＯＳトランジスタＮＭ１０とＰＭＯＳトランジスタＰＭ１０とを含む。すなわち、ＮＭＯＳトランジスタＮＭ１０はソース接地となっているのに対して、ＰＭＯＳトランジスタＰＭ１０はドレイン接地（ソースフォロア）となっている。さらに、ＮＭＯＳトランジスタＮＭ１０のゲートは、動作モード制御回路２０に設けられたＮＭＯＳトランジスタＮＭ１１を介して接地配線ＡＲＶＳＳに接続されている。動作モード制御回路２０は、ＮＭＯＳトランジスタＮＭ１０，ＮＭ１１のゲートおよびＰＭＯＳトランジスタＰＭ１０のゲートを動作モードに応じた電位に設定する。

具体的に、レジュームスタンバイ（ＲＳ）モード時には、ＮＭＯＳトランジスタＮＭ１１のゲート電位がＨレベル（電源電位）に設定されることによって、ＮＭＯＳトランジスタＮＭ１０はダイオード接続された状態になる。さらに、ＰＭＯＳトランジスタＰＭ１０のゲート電位がＬレベル（接地電位）に設定されることによって、ＰＭＯＳトランジスタＰＭ１０はオン状態となる。

以上の構成によれば、ＮＭＯＳトランジスタＮＭ１０がダイオード接続されたことによって、接地配線ＡＲＶＳＳの電位は、接地電位からある電位まで浮き上がる。メモリセルＭＣを構成するＰＭＯＳトランジスタのリーク電流が増加するにつれて接地配線ＡＲＶＳＳ電位の浮き上がりは増加する。一方で、ＰＭＯＳトランジスタＰＭ１０を介して接地配線ＡＲＶＳＳから電流が引き抜かれることによって接地配線ＡＲＶＳＳの電位は低下する。これらのバランスの結果、最終的な接地配線ＡＲＶＳＳの電位が決まる。

グローバルばらつきのために、ＮＭＯＳトランジスタがＳｌｏｗコーナーにおける特性を有し、ＰＭＯＳトランジスタがＦａｓｔコーナーにおける特性を有する場合には、ＮＭＯＳトランジスタＮＭ１０だけでは、メモリセルを構成するＰＭＯＳトランジスタのリーク電流に起因した接地配線ＡＲＶＳＳの電位の過剰な浮き上がりを抑えることができない。図３の構成では、ＰＭＯＳトランジスタＰＭ１０を介して接地配線ＡＲＶＳＳから電荷が引き抜かれることによって、スタンバイモード時における接地配線ＡＲＶＳＳの電位の過剰な浮き上がりを防止することができる。

一方、通常動作モード（ＮＯＰモード）時には、動作モード制御回路２０は、ＮＭＯＳトランジスタＮＭ１１のゲート電位をＬレベルに設定することによってＮＭＯＳトランジスタＮＭ１１をオフ状態にするとともに、ＮＭＯＳトランジスタＮＭ１０のゲート電位をＨレベルに設定することによってＮＭＯＳトランジスタＮＭ１０をオン状態にする。さらに、ＰＭＯＳトランジスタＰＭ１０のゲート電位をＬレベルに設定することによってＰＭＯＳトランジスタＰＭ１０もオン状態にする。これによって、接地配線ＡＲＶＳＳの電位は接地電位に維持される。

シャットダウンモード（ＳＤモード）時には、動作モード制御回路２０は、ＮＭＯＳトランジスタＮＭ１０，ＮＭ１１のゲート電位をＬレベルに設定することによって、ＮＭＯＳトランジスタＮＭ１０，ＮＭ１１をオフ状態にする。さらに、動作モード制御回路２０は、ＰＭＯＳトランジスタＰＭ１０のゲート電位をＨレベルに設定することによって、ＰＭＯＳトランジスタＰＭ１０をオフ状態にする。これによって、接地配線ＡＲＶＳＳがフローティング状態になる。

［動作モード制御回路２０の構成例］
図４は、図２の動作モード制御回路２０の構成の一例を示す回路図である。図４では、図２のＳＲＡＭ回路１０のうち１つのＩ／Ｏ回路１３に対応する部分のみ示している。以下では、メモリアレイ１１のうち１つのＩ／Ｏ回路１３に対応する２列分をメモリセルグループ１７と称する場合がある。接地配線電位制御回路１６は、Ｉ／Ｏ回路１３ごとに１つずつ配置されている。

図４を参照して、接地配線電位制御回路１６を構成するＮＭＯＳトランジスタＮＭ１０のゲートは、各接地配線電位制御回路１６で共通の制御線ＡＲＹＳＷＮに接続される。ＮＭＯＳトランジスタＮＭ１０のソースは接地ノードＶＳＳに接続され、ドレインは接地配線ＡＲＶＳＳに接続される。ＮＭＯＳトランジスタＮＭ１０のバックゲートは接地ノードＶＳＳに接続される。

各接地配線電位制御回路１６を構成するＰＭＯＳトランジスタＰＭ１０のゲートは、各接地配線電位制御回路１６で共通の制御線ＡＲＹＳＷＰに接続される。ＰＭＯＳトランジスタＰＭ１０のソースは接地配線ＡＲＶＳＳに接続され、ドレインは接地ノードＶＳＳに接続される。ＰＭＯＳトランジスタＰＭ１０のバックゲートは、電源電位を与える電源ノードＶＤＤに接続される。

動作モード制御回路２０は、図２の制御回路＆アドレスデコーダ１４から受けた制御信号ＲＳ，ＳＤに基づいて、制御線ＡＲＹＳＷＮ，ＡＲＹＳＷＰに制御信号を出力する。具体的に、動作モード制御回路２０は、スイッチとしてのＰＭＯＳトランジスタＰＭ１１と、スイッチとしてのＮＭＯＳトランジスタＮＭ１１，ＮＭ１２と、インバータ２３，２４，２５と、ＮＡＮＤゲート２１と、ＮＯＲゲート２２とを含む。

ＰＭＯＳトランジスタＰＭ１１およびＮＭＯＳトランジスタＮＭ１２は、電源ノードＶＤＤと接地ノードＶＳＳとの間にこの並び順で直列に接続される。ＮＭＯＳトランジスタＮＭ１１は、ＰＭＯＳトランジスタＰＭ１１およびＮＭＯＳトランジスタＮＭ１２の接続ノードＮＤ３と接地配線ＡＲＶＳＳとの間に接続される。

ＮＡＮＤゲート２１の第１の入力端子およびＮＯＲゲート２２の第１の入力端子には、制御信号ＳＤが入力される。ＮＡＮＤゲート２１の第２の入力端子には、制御信号ＲＳがインバータ２３，２４を介して（したがって、制御信号ＲＳと同じ論理レベルの信号が）入力される。ＮＯＲゲート２２の第２の入力端子には、インバータ２３を介して制御信号ＲＳが入力される。

ＰＭＯＳトランジスタＰＭ１１のゲートには、制御信号ＲＳがインバータ２３，２４を介して（したがって、制御信号ＲＳと同じ論理レベルの信号が）入力される。ＮＭＯＳトランジスタＮＭ１２のゲートおよび制御線ＡＲＹＳＷＰには、ＮＡＮＤゲート２１の出力信号がインバータ２５によって反転されてから入力される。制御線ＡＲＹＳＷＮは、ＰＭＯＳトランジスタＰＭ１１およびＮＭＯＳトランジスタＮＭ１２の接続ノードＮＤ３に接続される。ＮＭＯＳトランジスタＮＭ１１のゲートには、ＮＯＲゲート２２の出力信号が入力される。

［動作モード制御回路２０の動作］
図５は、動作モード制御回路２０の動作を示すタイミングチャートである。以下、図４および図５を参照して、動作モード制御回路の動作について説明する。

通常動作（ＮＯＰ）モードは、図５の時刻ｔ１以前、時刻ｔ２から時刻ｔ３まで、および時刻ｔ４以降に対応する。通常動作（ＮＯＰ）モードでは、制御信号ＲＳ，ＳＤともにＬレベルである。この場合、ＮＭＯＳトランジスタＮＭ１１のゲート電位はＬレベルに設定されるので、ＮＭＯＳトランジスタＮＭ１１はオフ状態になる。ＰＭＯＳトランジスタＰＭ１１のゲート電位はＬレベルに設定されるので、ＰＭＯＳトランジスタＰＭ１１はオン状態になる。ＮＭＯＳトランジスタＮＭ１２のゲート電位はＬレベルに設定されるので、ＮＭＯＳトランジスタＮＭ１２はオフ状態になる。この結果、制御線ＡＲＹＳＷＮの電位はＨレベルに設定されるので、各接地配線電位制御回路１６に設けられたＮＭＯＳトランジスタＮＭ１０はオン状態になる。さらに、制御線ＡＲＹＳＷＰの電位がＬレベルに設定されるので、各接地配線電位制御回路１６に設けられたＰＭＯＳトランジスタＰＭ１０はオン状態になる。以上により、通常動作（ＮＯＰ）モードでは、接地配線ＡＲＶＳＳの電位は接地電位にほぼ等しくなる。

レジュームスタンバイ（ＲＳ）モードは、図５の時刻ｔ１から時刻ｔ２までに対応する。レジュームスタンバイ（ＲＳ）モードでは、制御信号ＲＳがＨレベルになり、制御信号ＳＤがＬレベルになる。この場合、ＮＭＯＳトランジスタＮＭ１１のゲート電位はＨレベルに設定されるので、ＮＭＯＳトランジスタＮＭ１１はオン状態になる。さらに、ＰＭＯＳトランジスタＰＭ１１のゲート電位はＨレベルに設定され、ＮＭＯＳトランジスタＮＭ１２のゲート電位はＬレベルに設定されるので、これらのトランジスタＰＭ１１，ＮＭ１２はオフ状態となる。このように、レジュームスタンバイ（ＲＳ）モードでは、接続ノードＮＤ３および制御線ＡＲＹＳＷＮは、電源ノードＶＤＤおよび接地ノードＶＳＳのいずれにも接続されずに、接地配線ＡＲＶＳＳに接続される。この結果、ＮＭＯＳトランジスタＮＭ１０はダイオード接続された状態になる。さらに、レジュームスタンバイ（ＲＳ）モードでは、制御線ＡＲＹＳＷＰの電位はＬレベルに設定されるので、ＰＭＯＳトランジスタＰＭ１０はオン状態となる。

以上の構成によれば、ＮＭＯＳトランジスタＮＭ１０がダイオード接続されたことによって、接地配線ＡＲＶＳＳの電位は接地電位からある電位まで浮き上がる。その一方で、ＰＭＯＳトランジスタＰＭ１０を介して接地配線ＡＲＶＳＳの電荷が引き抜かれるので、接地配線ＡＲＶＳＳの電位は低下し、最終的な接地配線ＡＲＶＳＳの電位ΔＶ１に落ち着く。

シャットダウン（ＳＤ）モードは、図５の時刻ｔ３から時刻ｔ４までに対応する。シャットダウン（ＳＤ）モードでは、制御信号ＲＳ，ＳＤのいずれもＨレベルになる。この場合、ＮＭＯＳトランジスタＮＭ１１のゲート電位はＬレベルに設定されるので、ＮＭＯＳトランジスタＮＭ１１はオフ状態になる。ＰＭＯＳトランジスタＰＭ１１のゲート電位はＨレベルに設定されるので、ＰＭＯＳトランジスタＰＭ１１はオフ状態になる。ＮＭＯＳトランジスタＮＭ１２のゲート電位はＨレベルに設定されるので、ＮＭＯＳトランジスタＮＭ１２はオン状態になる。この結果、制御線ＡＲＹＳＷＮの電位はＬレベルに設定されるので、各接地配線電位制御回路１６に設けられたＮＭＯＳトランジスタＮＭ１０はオフ状態になる。さらに、制御線ＡＲＹＳＷＰの電位がＨレベルに設定されるのでＰＭＯＳトランジスタＰＭ１０はオフ状態になる。以上により、レジュームスタンバイ（ＲＳ）モードでは、接地配線ＡＲＶＳＳはフローティング状態になる。

［接地配線電位制御回路および動作モード制御回路の変形例］
ＳＲＡＭ回路の動作モードが、通常動作モードとレジュームスタンバイモードのみを有し、シャットダウンモードを有さない場合には、図４の接地配線電位制御回路１６および動作モード制御回路２０の構成を簡略化することができる。以下、図面を参照して具体的に説明する。

図６は、図４の変形例の回路図である。図６の接地配線電位制御回路１６Ａは、ＰＭＯＳトランジスタＰＭ１０のゲートが接地ノードＶＳＳに常時接続されている点で（したがって、常時オン状態となっている点で）図４の接地配線電位制御回路１６と異なる。具体的に、ＰＭＯＳトランジスタＰＭ１０のソースは接地配線ＡＲＶＳＳに接続され、そのドレインおよびゲートは接地ノードＶＳＳに接続される。ＰＭＯＳトランジスタＰＭ１０のバックゲートは電源ノードＶＤＤに接続される。図６の場合には、制御線ＡＲＹＳＷＰは設けられていない。ＮＭＯＳトランジスタＮＭ１０の接続は図４の場合と同じであるので説明を繰り返さない。

図６の動作モード制御回路２０Ａは、図２の制御回路＆アドレスデコーダ１４から受けた制御信号ＲＳに基づいて、各接地配線電位制御回路１６ＡのＮＭＯＳトランジスタＮＭ１０のゲートに共通に接続された制御線ＡＲＹＳＷＮの電位を制御する。具体的に、動作モード制御回路２０Ａは、スイッチとしてのＮＭＯＳトランジスタＮＭ１１と、スイッチとしてのＰＭＯＳトランジスタＰＭ１１とを含む。

ＮＭＯＳトランジスタＮＭ１１は、接地配線ＡＲＶＳＳと制御線ＡＲＹＳＷＮとの間に接続される。ＰＭＯＳトランジスタＰＭ１１は、電源ノードＶＤＤと制御線ＡＲＹＳＷＮとの間に接続される。ＮＭＯＳトランジスタＮＭ１１およびＰＭＯＳトランジスタＰＭ１１のゲートには、制御信号ＲＳが入力される。

通常動作（ＮＯＰ）モードでは、制御信号ＲＳがＬレベルである。この場合、ＮＭＯＳトランジスタＮＭ１１はオフ状態となり、ＰＭＯＳトランジスタＰＭ１１はオン状態となるので、制御線ＡＲＹＳＷＮの電位はＨレベル（電源電位）に設定される。したがって、ＮＭＯＳトランジスタＮＭ１０は、オン状態となり、オン状態のＰＭＯＳトランジスタＰＭ１０とともに接地配線ＡＲＶＳＳの電位を接地電位まで引き下げる。

レジュームスタンバイ（ＲＳ）モードでは、制御信号ＲＳがＨレベルである。この場合、ＮＭＯＳトランジスタＮＭ１１はオン状態となり、ＰＭＯＳトランジスタＰＭ１１はオフ状態となるので、ＮＭＯＳトランジスタＮＭ１０はダイオード接続された状態となる。したがって、接地配線ＡＲＶＳＳの電位は接地電位よりも高くなるが、オン状態のドレイン接地のＰＭＯＳトランジスタＰＭ１１によって接地配線ＡＲＶＳＳの電荷が引き抜かれることによって、接地配線ＡＲＶＳＳの電位の過剰な浮き上がりを抑えることができる。

［第１の実施形態の効果］
以上のとおり第１の実施形態によれば、ＳＲＡＭ回路の各メモリセルＭＣと接続された接地配線ＡＲＶＳＳと、接地電位を与える接地ノードＶＳＳとの間には、ＮＭＯＳトランジスタＮＭ１０とＰＭＯＳトランジスタＰＭ１０とが並列に設けられる。レジュームスタンバイモード時には、ＮＭＯＳトランジスタＮＭ１０のゲートが接地配線ＡＲＶＳＳと接続されることによって、ＮＭＯＳトランジスタＮＭ１０はダイオード接続された状態となる。ＰＭＯＳトランジスタＰＭ１０のゲートにＬレベルの信号が与えられることによって、ＰＭＮＯＳトランジスタＰＭ１０はオン状態となる。

上記の構成によって、レジュームスタンバイモード時には、メモリセルＭＣに保持されたデータを破壊しない範囲であり、かつ、メモリセルのリーク電流を低減させることができる電位まで、接地配線ＡＲＶＳＳの電位を上昇させることができる。特に、グローバルばらつきのために、ＮＭＯＳトランジスタがＳｌｏｗコーナーにおける特性を有し、ＰＭＯＳトランジスタがＦａｓｔコーナーにおける特性を有する場合であっても、Ｆａｓｔコーナーの特性を有するＰＭＯＳトランジスタＰＭ１０を介して接地配線ＡＲＶＳＳから電流を引き抜くことができるので、接地配線ＡＲＶＳＳの電位の過剰な浮き上がりを防止することができる。

特に、ｆｉｎＦＥＴを用いた最新プロセスでは、ＰＭＯＳトランジスタの性能が従来よりも向上するとともに、グローバルばらつきが従来よりも大きくなっているために、レジュームスタンバイ時の接地配線ＡＲＶＳＳの電位が過剰に浮き上がりがちである。上記の構成は、ｆｉｎＦＥＴを用いてＭＯＳトランジスタを形成する場合に特に有用である。

＜第２の実施形態＞
第２の実施形態では、図２および図４などで説明した接地配線電位制御回路１６の半導体基板上での配置について説明する。以下では、まず、セル内でのＰウェルとＮウェルの望ましい配置について説明する。

［セル内でのＮウェルおよびＰウェルの配置について］
一般に、Ｎウェルには電源電位が供給され、Ｐウェルには接地電位が供給される。セルベースＩＣ（Integrated Circuit）の場合、同じ電源電圧を利用する複数のセルのＮウェル同士を接触させても問題がない。しかしながら、異なる電源電圧を利用する複数のセル（たとえば、スタンダードセルとＩＯセル等）のＮウェル同士を接触させることはできない。この場合、Ｎウェル同士の間隔をより広げる必要がある。以上の理由から、Ｎウェルのセル内での配置には制約がある。

図７は、セル内でのＮウェルの配置を説明するための平面図である。図７を参照して、Ｎウェル３１は、セル３０の枠３２Ａ，３２Ｂから距離ａ，ｂをそれぞれあけて配置するのが望ましい。セル３０の隣にどのような種類のセルが配置されたとしても、デザインルールを満たすようにするためである。したがって、セル枠３２近接する領域にはＰウェルを配置する方が望ましい。セル枠３２に近接する領域にＮウェルを配置すると、隣接するセルとの間隔をより広げる必要があるからである。以下で説明するＳＲＡＭ回路の場合にも、ＳＲＡＭ回路の配置領域の端部はできるだけＰウェルとなるようにするのが望ましい。

［接地配線電位制御回路の配置の一例］
図８は、図２のＳＲＡＭ回路のレイアウトの概略を示す平面図である。図９は、図２のＳＲＡＭ回路において、接地配線電位制御回路のより詳細な配置を示す平面図である。以下では、メモリアレイ１１の行方向をＸ方向と称し、列方向をＹ方向と称する。さらに、Ｘ方向に沿った向きを区別する場合には、＋Ｘ方向および−Ｘ方向のように符号を付して示す。Ｙ方向についても同様である。

図８および図９を参照して、ＳＲＡＭ回路１０が形成された基板を平面視して、Ｉ／Ｏ回路１３は、メモリアレイ１１の対応する部分（すなわち、ビット線対ＢＬ，／ＢＬを介して接続された部分）に対して列方向側（−Ｙ方向側）に配置される。接地配線電位制御回路１６は、メモリアレイ１１とＩ／Ｏ回路１３との間に配置される。

メモリアレイ１１を挟んで接地配線電位制御回路１６と反対側には、ＮＭＯＳトランジスタＮＭ１３が設けられる。ＮＭＯＳトランジスタＮＭ１３は、たとえば、接地配線電位制御回路１６ごとに（したがって、Ｉ／Ｏ回路１３ごとに）設けられる。ＮＭＯＳトランジスタＮＭ１３のドレインは接地配線ＡＲＶＳＳに接続され、そのソースは接地ノードＶＳＳに接続される。ＮＭＯＳトランジスタＮＭ１３のゲートは、各ＮＭＯＳトランジスタＮＭ１３で共通の制御線ＡＲＹＳＷＮ２に接続される。

ＮＭＯＳトランジスタＮＭ１３は、通常動作モード時に、接地配線ＡＲＶＳＳを確実に接地電位ＶＳＳにほぼ等しくするために設けられている。具体的に、制御線ＡＲＹＳＷＮ２には、図２の動作モード制御回路２０から制御信号が供給される。通常動作（ＮＯＰ）モード時には、制御線ＡＲＹＳＷＮ２の電位がＨレベルに設定されることによって、各ＮＭＯＳトランジスタＮＭ１３はオン状態になる。これによって、メモリアレイ１１用の接地配線ＡＲＶＳＳの電位は確実に接地電位にまで低下する。レジュームスタンバイ（ＲＳ）モードおよびシャットダウン（ＳＤ）モードでは、制御線ＡＲＹＳＷＮ２の電位はローレベルに設定されることによって、各ＮＭＯＳトランジスタＮＭ１３はオフ状態になる。

ＮＭＯＳトランジスタＮＭ１３が配置される領域は、Ｐウェル（ＰＷＥＬＬ）領域７０である。したがって、ＳＲＡＭ回路マクロの＋Ｙ方向側の終端をＰウェルにすることができるので、面積効率のよい配置が可能になる。

一方、接地配線電位制御回路１６を構成するＮＭＯＳトランジスタＮＭ１０は、メモリアレイ１１が配置された領域に隣接してＸ方向に延在するＰウェル領域７１に形成される。接地配線電位制御回路１６を構成するＰＭＯＳトランジスタＰＭ１０は、メモリアレイ１１とは反対側（−Ｙ方向側）でこのＰウェル領域７１に隣接するＮウェル（ＮＷＥＬＬ）領域７２に配置される。

上記のように接地配線電位制御回路１６を配置することによって、ＰＭＯＳトランジスタＰＭ１０が配置されたＮウェル領域７２を、Ｉ／Ｏ回路１３に設けられたプリチャージ回路ＣＰＣと共有することができるので、省面積化を図ることができる。図９に示すように、プリチャージ回路ＣＰＣは、ＰＭＯＳトランジスタＰＭ２０，ＰＭ２１，ＰＭ２２を含む。ＰＭＯＳトランジスタＰＭ２０は、ビット線対を構成する第１および第２のビット線ＢＬ，／ＢＬ間に接続される。ＰＭＯＳトランジスタＰＭ２１は、電源ノードＶＤＤと第１のビット線ＢＬとの間に接続される。ＰＭＯＳトランジスタＰＭ２２は、電源ノードＶＤＤと第２のビット線／ＢＬとの間に接続される。これらのＰＭＯＳトランジスタＰＭ２０，ＰＭ２１，ＰＭ２２のゲートには共通の制御信号が入力される。

［接地配線電位制御回路の他の配置例］
図１０は、接地配線電位制御回路の他の配置例を説明するための図である。図１０に示すＳＲＡＭ回路１０Ａの配置は、図２のＳＲＡＭ回路１０の配置を変形したものである。

具体的に、ワード線ドライバ１２の配置領域と制御回路＆アドレスデコーダ１４との間に動作モード制御回路２０を配置するスペースがない場合には、図１０に示すように動作モード制御回路２０を比較的スペースに余裕のあるワード線ドライバ１２の＋Ｙ方向側の終端に配置することができる。この場合、接地配線電位制御回路１６もメモリアレイ１１に対して＋Ｙ方向側に、すなわち、メモリアレイ１１を挟んでＩ／Ｏ回路１３と反対側に配置される。

図１１は、図１０のＳＲＡＭ回路のレイアウトの概略を示す平面図である。図１２は、図１０の接地配線電位制御回路のより詳細な配置を示す平面図である。図１１および図１２を参照して、接地配線電位制御回路１６は、メモリアレイ１１を挟んでＩ／Ｏ回路１３と反対側に配置される。接地配線電位制御回路１６を構成するＰＭＯＳトランジスタＰＭ１０は、メモリアレイ１１の配置領域に隣接してＸ方向に延在するＮウェル領域７４に形成される。接地配線電位制御回路１６を構成するＮＭＯＳトランジスタＮＭ１０は、メモリアレイ１１とは反対側（＋Ｙ方向側）でこのＮウェル領域７４に隣接するＰウェル領域７３に配置される。したがって、ＳＲＡＭ回路マクロの＋Ｙ方向側の終端をＰウェルにすることができるので、面積効率のよい配置が可能になる。

さらに、ＳＲＡＭ回路１０Ａには、図９で説明したように、メモリアレイ１１を挟んで接地配線電位制御回路１６と反対側に、すなわち、メモリアレイ１１とＩ／Ｏ回路との間にＮＭＯＳトランジスタＮＭ１３が設けられている。ＮＭＯＳトランジスタＮＭ１３のドレインは接地配線ＡＲＶＳＳに接続され、そのソースは接地ノードＶＳＳに接続される。ＮＭＯＳトランジスタＮＭ１３のゲートは、共通の制御線ＡＲＹＳＷＮ２に接続される。ＮＭＯＳトランジスタＮＭ１３は、通常動作（ＮＯＰ）モード時にオン状態となるように制御されることによって、接地配線ＡＲＶＳＳの電位を確実に接地電位にまで低下させる。

図１２に示すように、ＮＭＯＳトランジスタＮＭ１３は、メモリアレイ１１の配置領域に隣接してＸ方向に延在するＰウェル領域７５に設けられる。Ｉ／Ｏ回路１３に設けられたプリチャージ回路ＣＰＣは、メモリアレイ１１とは反対側（−Ｙ方向側）でこのＰウェル領域７５に隣接するＮウェル領域７６に配置される。

［第２の実施形態の効果］
第２の実施形態によれば、第１の実施形態の場合と同様の効果に加えて、面積効率のよい回路配置が可能になるので、省面積化を図ることができる。

＜第３の実施形態＞
［ＳＲＡＭ回路の構成］
図１３は、第３の実施形態の半導体装置において、ＳＲＡＭ回路の構成を模式的に示すブロック図である。図１３のＳＲＡＭ回路１０Ｂは、メモリアレイ用の電源配線ＡＲＶＤＤの電位を制御する電源配線電位制御回路５０をさらに含む点で図２のＳＲＡＭ回路１０と異なる。電源配線電位制御回路５０は、Ｉ／Ｏ回路１３ごとに１つずつ配置されている。

具体的には図１３に示すように、電源配線ＡＲＶＤＤは、メモリアレイ１１内にメッシュ状に配線され、各メモリセルＭＣと接続されている。図１３のレイアウトとは異なるが、電源配線ＡＲＶＤＤをＩ／Ｏ回路１３ごとに独立して配線するようにしてもよい。電源配線電位制御回路５０は、通常動作モードおよびレジュームスタンバイモードにおいて、電源配線ＡＲＶＤＤと電源ノードＶＤＤとを接続することによって電源配線ＡＲＶＤＤに電源電位を与える。電源配線電位制御回路５０は、シャットダウンモードにおいて、電源配線ＡＲＶＤＤと電源ノードＶＤＤとの間を切断することによって電源配線ＡＲＶＤＤをフローティング状態にする。電源配線電位制御回路５０の動作は、動作モード制御回路２０からの制御信号によって制御される。

図１３のその他の点は図２と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。

図１４は、図１３のＳＲＡＭ回路の基板上でのレイアウトの概略を示す平面図である。図１５は、図１３のＳＲＡＭ回路において、電源配線電位制御回路のより詳細な配置を示す平面図である。図１５では、図１３のＳＲＡＭ回路１０Ｂのうち１つのＩ／Ｏ回路１３に対応する部分のみ示している。接地配線電位制御回路１６および電源配線電位制御回路５０は、Ｉ／Ｏ回路１３ごとに１つずつ配置されている。

図９で説明したように、接地配線電位制御回路１６を構成するＮＭＯＳトランジスタＮＭ１０は、メモリアレイ１１が配置された領域に隣接してＸ方向に延在するＰウェル領域７１に形成される。接地配線電位制御回路１６を構成するＰＭＯＳトランジスタＰＭ１０は、メモリアレイ１１とは反対側（−Ｙ方向側）でこのＰウェル領域７１に隣接するＮウェル領域７２に配置される。

電源配線電位制御回路５０は、電源ノードＶＤＤとメモリアレイ１１（メモリセルグループ１７）の電源配線ＡＲＶＤＤとの間に接続されたＰＭＯＳトランジスタＰＭ１２を含む。ＰＭＯＳトランジスタＰＭ１２は、接地配線電位制御回路１６を構成するＰＭＯＳトランジスタＰＭ１０と同じＮウェル領域７２に配置される。ＰＭＯＳトランジスタＰＭ１２のゲートは、ＰＭＯＳトランジスタＰＭ１０のゲートと共通の制御線ＡＲＹＳＷＰと接続される。これによって、ＰＭＯＳトランジスタＰＭ１０，ＰＭ１２は両方とも、通常動作モードおよびレジュームスタンバイモードにおいてオン状態になり、シャットダウンモードにおいてオフ状態になる。

図１５のその他の点は図９の場合と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。

［ｆｉｎＦＥＴを用いた構成例］
以下、ｆｉｎＦＥＴを用いた上記のＰＭＯＳトランジスタＰＭ１０，ＰＭ１２の構成例について説明する。

図１６は、ｆｉｎＦＥＴを用いて形成された図１５のＰＭＯＳトランジスタの構造を模式的に示す平面図である。図１７は、ｆｉｎＦＥＴを用いて形成された図１５のＰＭＯＳトランジスタの構造を模式的に示す斜視図である。図１７のｘ方向およびｙ方向の端面は切断面を示している。

図１６および図１７を参照して、複数のフィン（ｆｉｎ）はシリコン基板（Ｓｉ）上に形成される。フィン（ｆｉｎ）はＭＯＳトランジスタのチャネルとして用いられる。フィン（ｆｉｎ）の本数は、必要なドレイン電流の大きさに応じて決まる。フィン（ｆｉｎ）以外のＳｉ基板上は層間絶縁用の酸化膜（ＭＯ）で覆われている。複数のフィン（ｆｉｎ）を跨ぐようにポリシリコン（ＰＯ）によってゲートが形成される。ゲートとフィン（ｆｉｎ）との間にはゲート酸化膜が予め形成される。ゲートは上部の金属配線層（Ｍ０＿ＰＯ）と接続される。さらに、ゲートの両側において複数のフィン（ｆｉｎ）を跨ぐようによってドレイン用の金属配線およびソース用の金属配線（Ｍ０＿ＯＤ）が形成される。

上記のように、接地配線電位制御回路１６を構成するＰＭＯＳトランジスタＰＭ１０と、電源配線電位制御回路５０を構成するＰＭＯＳトランジスタＰＭ１２とでは、ゲート、ソース配線、およびドレイン配線の各々が共通化された１本の配線で形成できるというメリットがあり、省面積化が図れる。

図１８は、ｆｉｎＦＥＴで形成されたＮＭＯＳトランジスタの構成を模式的に示す断面図である。図１８を参照して、ＮＭＯＳトランジスタは、Ｐ型基板（Ｐｓｕｂ）上に形成されたＰウェル（Ｐｗｅｌｌ）領域内に形成される。Ｐウェル内にはＮ型（ｎ＋）の不純物領域（ソース領域およびドレイン領域）が形成される。フィン（ｆｉｎ）は、これらの不純物領域を連結するようにＰウェル（Ｐｗｅｌｌ）上に形成される。ソース領域とドレイン領域との間でフィン（ｆｉｎ）を跨ぐように、ゲート酸化膜を介在して、ゲートがポリシリコン（ＰＯ）によって形成される。ゲートの上部に金属配線層（Ｍ０＿ＰＯ）が形成される。ソース領域およびドレイン領域（ｎ＋）の上部には、ソース用の金属配線層およびドレイン用の金属配線層（Ｍ０＿ＯＤ）が形成される。ゲート用の金属配線層（Ｍ０＿ＰＯ）およびソース用およびドレイン用の金属配線層（Ｍ０＿ＯＤ）の各上部には、ヴィア（ｖｉａ０，ｖｉａ１，ｖｉａ２，…）をそれぞれ介して金属配線層（Ｍ１，Ｍ２，Ｍ３，…）が順次形成される。さらに、フィン（ｆｉｎ）の部分にシリコンゲルマニウム等を用いた歪シリコンを適用することでドレイン電流を増大させる手法を用いることも可能である。

図１９は、ｆｉｎＦＥＴで形成されたＰＭＯＳトランジスタの構成を模式的に示す断面図である。図１９を参照して、ＰＭＯＳトランジスタは、Ｐ型基板（Ｐｓｕｂ）上に形成されたＮウェル（Ｎｗｅｌｌ）領域内に形成される。さらにＮウェル内にはＰ型（ｐ＋）の不純物領域（ソース領域およびドレイン領域）が形成される。ｆｉｎ（ｆｉｎ）は、これらの不純物領域を連結するようにＮウェル（Ｎｗｅｌｌ）上に形成される。

上記の点以外の図１９のＰＭＯＳトランジスタの構成は図１８のＮＭＯＳトランジスタの構成と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。

［第３の実施形態の効果］
第３の実施形態によれば、第１および第２の実施形態の場合とほぼ同様の効果を奏する。さらに、第３の実施形態によれば、メモリアレイの電源配線の電位を切替えるために設けられたＰＭＯＳトランジスタＰＭ１２のゲートを、接地配線電位制御回路１６を構成するＰＭＯＳトランジスタＰＭ１０と共通のゲート制御線ＡＲＹＳＷＰに接続できるので、面積的に有利である。

＜第４の実施形態＞
第４の実施形態では、２系統の入出力ポートを有するデュアルポート型のＳＲＡＭ回路に対して、第１および第２の実施形態の接地配線電位制御回路１６ならびに第３の実施形態の電源配線電位制御回路５０を適用した例について説明する。

［デュアルポート型ＳＲＡＭ回路の全体構成］
図２０は、デュアルポート型のＳＲＡＭ回路全体のレイアウトを概略的に示す平面図である。図２０を参照して、デュアルポート型のＳＲＡＭ回路１０Ｃでは、メモリアレイ１１を挟んで、複数の第１のＩ／Ｏ回路１３Ａが設けられた領域と複数の第２のＩ／Ｏ回路１３Ｂが設けられた領域とが配置される。複数の第１のＩ／Ｏ回路１３Ａ、メモリアレイ１１、および複数の第２のＩ／Ｏ回路１３Ｂは、メモリアレイ１１の列方向（Ｙ方向）にこの順で並んで配置される。メモリアレイ１１に対して行方向（Ｘ方向）に隣接して複数のワード線ドライバ１２Ａ，１２Ｂが設けられる。複数のワード線ドライバ１２Ａ，１２Ｂは、第１のＩ／Ｏ回路１３Ａからのデータアクセスのために用いられる第１のワード線ドライバ１２Ａと、第２のＩ／Ｏ回路１３Ｂからのデータアクセスのために用いられる第２のワード線ドライバ１２Ｂとを含む。第１のＩ／Ｏ回路１３Ａの動作を制御するための制御回路１４Ａが、第１のＩ／Ｏ回路１３Ａに対して行方向（−Ｘ方向）に隣接して設けられる。さらに、第２のＩ／Ｏ回路１３Ｂの動作を制御するための制御回路１４Ｂが、第２のＩ／Ｏ回路１３Ｂに対して行方向（−Ｘ方向）に隣接して設けられる。

第１および第２の実施形態で説明した接地配線電位制御回路１６ならびに第３の実施形態で説明した電源配線電位制御回路５０は、メモリアレイ１１と複数の第１のＩ／Ｏ回路１３Ａとの間に配置されるとともに、メモリアレイ１１と複数の第２のＩ／Ｏ回路１３Ｂとの間に配置される。動作モード制御回路２０は、複数のワード線ドライバ１２Ａ，１２Ｂの配置領域と複数の第１の制御回路１４Ａの配置領域との間に配置される。

［メモリアレイの構成］
図２１は、図２０のＳＲＡＭ回路のより詳細な構成を示す図である。図２１のＳＲＡＭ回路の構成図は、図１５の構成図に対応するものであり、１個の第１のＩ／Ｏ回路１３Ａおよび１個の第２のＩ／Ｏ回路１３Ｂに対応する部分が示されている。

図２０および図２１を参照して、デュアルポート型のＳＲＡＭ回路は、メモリアレイ１１の列ごとに、第１のビット線対ＢＬＡ，／ＢＬＡと第２のビット線対ＢＬＢ，／ＢＬＢとを含む。第１のビット線対ＢＬＡ，／ＢＬＡは第１のＩ／Ｏ回路１３Ａと接続され、第２のビット線対ＢＬＢ，／ＢＬＢは第２のＩ／Ｏ回路１３Ｂと接続される。デュアルポート型のＳＲＡＭ回路は、さらに、メモリアレイ１１の行ごとに、第１のワード線ＷＬＡおよび第２のワード線ＷＬＢを含む。第１のワード線ＷＬＡは、図２０の第１のワード線ドライバ１２Ａの出力ノードと接続され、第２のワード線ＷＬＢは、図２０の第２のワード線ドライバ１２Ｂの出力ノードと接続される。

各メモリセルＭＣは、２個のＣＭＯＳインバータからなるラッチ回路と、４個の転送用のＮＭＯＳトランジスタとを含む。ラッチ回路を構成するＰＭＯＳトランジスタＰＭ１，ＰＭ２およびＮＭＯＳトランジスタＮＭ１，ＮＭ２の接続関係は、図３で説明したものと同じであるので、説明を繰り返さない。

転送用のＮＭＯＳトランジスタＮＭ１は、接続ノードＮＤ１とビット線ＢＬＡとの間に接続され、ＮＭＯＳトランジスタＮＭ２は、接続ノードＮＤ２とビット線／ＢＬＡとの間に接続される。ＮＭＯＳトランジスタＮＭ１，ＮＭ２のゲートは共通のワード線ＷＬＡと接続される。転送用のＮＭＯＳトランジスタＮＭ３は、接続ノードＮＤ１とビット線ＢＬＢとの間に接続され、ＮＭＯＳトランジスタＮＭ４は、接続ノードＮＤ２とビット線／ＢＬＢとの間に接続される。ＮＭＯＳトランジスタＮＭ３，ＮＭ４のゲートは共通のワード線ＷＬＢと接続される。

［接地配線電位制御回路および電源配線電位制御回路の配置］
以下の説明では、図２１に示すように、メモリアレイ１１と第１のＩ／Ｏ回路１３Ａとの間に配置される接地配線電位制御回路および電源配線電位制御回路の参照符号をそれぞれ１６Ｃ，５０Ｃと記載する。メモリアレイ１１と第２のＩ／Ｏ回路１３Ｂとの間に配置される接地配線電位制御回路および電源配線電位制御回路の参照符号をそれぞれ１６Ｄ、５０Ｄと記載する。

図２０および図２１を参照して、より詳細には、第１のＩ／Ｏ回路１３Ａ側の接地配線電位制御回路１６Ｃを構成するＮＭＯＳトランジスタＮＭ１０Ｃは、メモリアレイ１１が配置された領域に隣接してＸ方向に延在するＰウェル領域７１に形成される。ＮＭＯＳトランジスタＮＭ１０Ｃのゲートは、制御線ＡＲＹＳＷＮと接続される。接地配線電位制御回路１６Ｃを構成するＰＭＯＳトランジスタＰＭ１０Ｃは、メモリアレイ１１とは反対側（−Ｙ方向側）でこのＰウェル領域７１に隣接するＮウェル領域７２に配置される。電源配線電位制御回路５０Ｃを構成するＰＭＯＳトランジスタＰＭ１２Ｃは、接地配線電位制御回路１６Ｃを構成するＰＭＯＳトランジスタＰＭ１０Ｃと同じＮウェル領域７２に配置される。ＰＭＯＳトランジスタＰＭ１２Ｃのゲートは、ＰＭＯＳトランジスタＰＭ１０Ｃのゲートと共通の制御線ＡＲＹＳＷＰと接続される。第１のＩ／Ｏ回路１３Ａに設けられたプリチャージ回路ＣＰＣも、ＰＭＯＳトランジスタＰＭ１０Ｃ，ＰＭ１２Ｃが配置されているＮウェル領域７２に形成される。

同様に、第２のＩ／Ｏ回路１３Ｂ側の接地配線電位制御回路１６Ｄを構成するＮＭＯＳトランジスタＮＭ１０Ｄは、メモリアレイ１１が配置された領域に隣接してＸ方向に延在するＰウェル領域７０に形成される。ＮＭＯＳトランジスタＮＭ１０Ｂのゲートは、制御線ＡＲＹＳＷＮ２と接続される。接地配線電位制御回路１６Ｄを構成するＰＭＯＳトランジスタＰＭ１０Ｄは、メモリアレイ１１とは反対側（＋Ｙ方向側）でこのＰウェル領域７０に隣接するＮウェル領域６９に配置される。電源配線電位制御回路５０Ｄを構成するＰＭＯＳトランジスタＰＭ１２Ｄは、接地配線電位制御回路１６Ｄを構成するＰＭＯＳトランジスタＰＭ１０Ｄと同じＮウェル領域６９に配置される。ＰＭＯＳトランジスタＰＭ１２Ｄのゲートは、ＰＭＯＳトランジスタＰＭ１０Ｄのゲートと共通の制御線ＡＲＹＳＷＰ２と接続される。第１のＩ／Ｏ回路１３Ｂに設けられたプリチャージ回路ＣＰＣも、ＰＭＯＳトランジスタＰＭ１０Ｄ，ＰＭ１２Ｄが配置されているＮウェル領域６９に形成される。

動作モード制御回路２０は、制御線ＡＲＹＳＷＮおよびＡＲＹＳＷＮ２に共通の制御信号を供給し、制御線ＡＹＲＳＷＰおよびＡＲＹＳＷＰ２に共通の制御信号を供給する。動作モードごとの制御信号の論理レベルは図５などで説明したものと同様であるので、ここでは繰り返さない。

［第４の実施形態の効果］
このように、デュアルポート型のＳＲＡＭ回路に対しても、第１〜第３の実施形態で説明した接地配線電位制御回路１６および電源配線電位制御回路５０を適用することができる。したがって、第４の実施形態の半導体装置は、第１〜第３の実施形態の半導体装置とほぼ同様の効果を奏する。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。特に、ＭＯＳ（Metal Oxide Semiconductor）等の用語は慣例的に用いられるものであって、その材質等が金属や酸化物等に限定されることを示すものでないことは言うまでもない。

１０，１０Ａ，１０Ｂ，１０Ｃ ＳＲＡＭ回路、１１ メモリアレイ、１２，１２Ａ，１２Ｂ ワード線ドライバ、１３，１３Ａ，１３Ｂ Ｉ／Ｏ回路、１４，１４Ａ，１４Ｂ 制御回路＆アドレスデコーダ、１６，１６Ａ 接地配線電位制御回路、１７ メモリセルグループ、２０，２０Ａ 動作モード制御回路、５０ 電源配線電位制御回路、１００ 半導体基板、１０１ ＣＰＵ、ＡＲＶＤＤ 電源配線、ＡＲＶＳＳ 接地配線、ＡＲＹＳＷＮ，ＡＲＹＳＷＮ２，ＡＲＹＳＷＰ 制御線、ＢＬ，ＢＬＡ，ＢＬＢ，／ＢＬ，／ＢＬＡ，／ＢＬＢ ビット線、ＣＰＣ プリチャージ回路、ＭＣ メモリセル、ＮＭ１０〜ＮＭ１３ ＮＭＯＳトランジスタ、ＰＭ１０〜ＰＭ１２，ＰＭ２０〜ＰＭ２２ ＰＭＯＳトランジスタ、ＲＳ，ＳＤ 制御信号、ＶＤＤ 電源ノード、ＶＳＳ 接地ノード、ＷＬ，ＷＬＡ，ＷＬＢ ワード線。

Claims (8)

1. 第１動作モード及び第２動作モードを有するＳＲＡＭ回路を備え、
   前記ＳＲＡＭ回路は、
   第１方向に延在する第１ビット線対と、
   前記第１方向と交差する第２方向に延在する第１ワード線と、
   前記第１ビット線対及び前記第１ワード線と電気的に接続されるメモリセルと、
   前記メモリセルに含まれるラッチ回路と、
   前記ラッチ回路と電気的に接続され、前記ラッチ回路に第１電位を供給する第１配線と、
   前記ラッチ回路と電気的に接続され、前記第１電位より低い第２電位を供給する第２配線と、
   前記第２配線を介して前記メモリセルと電気的に接続される第１電位制御回路と、
   前記第１配線の電位を制御する第２電位制御回路と、を含み、
   前記ラッチ回路は、第１ＣＭＯＳインバータと、第２ＣＭＯＳインバータと、からなり、
   前記第１電位制御回路は、
   前記第２配線と前記第２電位より低い第３電位を供給する第３配線との間に、電気的に接続される第１ＮＭＯＳトランジスタと、
   前記第２配線と前記第３配線との間に、前記第１ＮＭＯＳトランジスタと並列に、電気的に接続される第１ＰＭＯＳトランジスタと、を含み、
   前記第２動作モードにおいて、前記第１ＮＭＯＳトランジスタのゲート電極とドレイン電極は、前記第２配線を介して互いに、かつ、電気的に接続され、
   前記第２電位制御回路は、前記第１電位を供給するノードと前記第１配線との間に接続される第２ＰＭＯＳトランジスタを含み、
   前記第１ＰＭＯＳトランジスタは、
   第１方向に延在する第１フィンと、
   前記第１方向と交差する第２方向に、前記第１フィンを跨ぐように延在する第１ゲート電極と、
   前記第２方向に、前記第１フィンを跨ぐように延在する第１ソース電極と、
   前記第２方向に、前記第１フィンを跨ぐように延在し、前記第１ソース電極と異なる第１ドレイン電極と、を有し、
   前記第１ＰＭＯＳトランジスタのゲート電極および前記第２ＰＭＯＳトランジスタのゲート電極は、前記第１ゲート電極で形成される、半導体装置。
2. 前記ＳＲＡＭ回路は、前記第１電位制御回路の動作を制御する動作モード制御回路をさらに含み、
   前記動作モード制御回路は、前記第１動作モードにおいて、前記第１ＮＭＯＳトランジスタをオン状態に制御し、前記第２動作モードにおいて、前記第１ＮＭＯＳトランジスタをダイオード接続状態に制御する、請求項１記載の半導体装置。
3. 前記動作モード制御回路は、前記第２配線と前記第１ＮＭＯＳトランジスタのゲート電極との間に電気的に接続される第２ＮＭＯＳトランジスタをさらに含み、
   前記第２動作モードにおいて、前記第２ＮＭＯＳトランジスタを介して、前記第１ＮＭＯＳトランジスタのゲート電極と前記第２配線とが、互いに、かつ、電気的に接続される、請求項２記載の半導体装置。
4. 前記第１ＮＭＯＳトランジスタのゲート電極と電気的に接続される第１制御線をさらに有し、
   前記第１ＰＭＯＳトランジスタのゲート電極は、前記第３配線と電気的に接続され、
   前記動作モード制御回路は、
   前記第１制御線と前記第２配線との間に電気的に接続される第２ＮＭＯＳトランジスタと、
   前記第１制御線と、前記第１電位よりも高い第４電位を供給する第４配線との間に電気的に接続される第３ＰＭＯＳトランジスタと、を含み、
   前記動作モード制御回路は、
   前記第１動作モードにおいて、前記第１ＮＭＯＳトランジスタをオン状態にし、かつ、前記第２ＮＭＯＳトランジスタをオフ状態にし、
   前記第２動作モードにおいて、前記第１ＮＭＯＳトランジスタをオフ状態にし、かつ、前記第２ＮＭＯＳトランジスタをオン状態にする、請求項２記載の半導体装置。
5. 前記第１ＮＭＯＳトランジスタ及び前記第１ＰＭＯＳトランジスタの各々はＦｉｎＦＥＴで構成される、請求項１記載の半導体装置。
6. 第１動作モード及び第２動作モードを有するＳＲＡＭ回路を備え、
   前記ＳＲＡＭ回路は、
   第１方向に延在する複数の第１ビット線対及び複数の第２ビット線対と、
   前記第１方向と交差する第２方向に延在する複数の第１ワード線及び複数の第２ワード線と、
   それぞれが前記第１ビット線対、前記第２ビット線対、前記第１ワード線、及び前記第２ワード線と接続されるメモリセルと、
   各前記メモリセルに含まれ、かつ、ラッチ回路を構成する第１ＣＭＯＳインバータ及び第２ＣＭＯＳインバータと、
   前記メモリセルが行列状に配置されるメモリアレイと、
   各前記メモリセルと電気的に接続され、各前記メモリセルに第１電位を供給する第１配線と、
   各前記メモリセルと電気的に接続され、前記第１電位より低い第２電位を供給する第２配線と、
   前記第２配線を介して前記メモリセルと電気的に接続される第２配線電位制御回路と、
   前記第２配線を介して前記メモリセルと電気的に接続される第３配線電位制御回路と、を含み、
   前記第２配線電位制御回路と前記第３配線電位制御回路のそれぞれは、
   前記第２配線と、前記第２電位より低い第３電位を供給する第３配線との間に、電気的に接続される第１ＮＭＯＳトランジスタと、
   前記第２配線と前記第３配線との間に、前記第１ＮＭＯＳトランジスタと並列に、電気的に接続される第１ＰＭＯＳトランジスタと、を含み、
   前記第１ＮＭＯＳトランジスタのゲート電極とドレイン電極は、前記第２配線を介して、互いに、かつ、電気的に接続され、
   前記第１ビット線対は、選択されるメモリセルからのデータ読出し、及び選択されるメモリセルへのデータ書込みを行う第１入出力回路と電気的に接続され、
   前記第２ビット線対は、選択されるメモリセルからのデータ読出し、および選択されるメモリセルへのデータ書込みを行う第２入出力回路と電気的に接続され、
   平面視において、前記第１入出力回路と前記第２入出力回路は、前記第１方向において前記メモリアレイを挟んで反対側に配置され、
   平面視において、前記第２配線電位制御回路は、前記第１方向において前記メモリアレイと前記第１入出力回路との間に配置され、
   平面視において、前記第３配線電位制御回路は、前記第１方向において前記メモリアレイと前記第２入出力回路との間に配置される、半導体装置。
7. 平面視において前記メモリアレイと隣接し、前記第２方向に延在するＰウェル領域と、
   平面視において前記第１方向に前記Ｐウェル領域と隣接し、かつ前記第２方向に延在するＮウェル領域と、をさらに備え、
   前記Ｎウェル領域は、前記第１方向において前記Ｐウェル領域を挟んで前記メモリアレイの反対側に設けられ、
   前記第１ＰＭＯＳトランジスタは前記Ｎウェル領域に配置され、
   前記第１ＮＭＯＳトランジスタは前記Ｐウェル領域に配置される、請求項６記載の半導体装置。
8. 前記第１ＮＭＯＳトランジスタ及び前記第１ＰＭＯＳトランジスタの各々はＦｉｎＦＥＴで構成される、請求項７記載の半導体装置。

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